ALTERA DDR2 SDRAM-Regiloj
Gravaj Informoj
La Altera® DDR, DDR2, kaj DDR3 SDRAM-Regiloj kun ALTMEMPHY IP provizas simpligitajn interfacojn al industrinormaj DDR, DDR2 kaj DDR3 SDRAM. La megafunkcio ALTMEMPHY estas interfaco inter memorregilo kaj la memoraj aparatoj, kaj faras legadon kaj skriban operaciojn al la memoro. La DDR, DDR2, kaj DDR3 SDRAM-Regiloj kun ALTMEMPHY IP funkcias kune kun la megafunkcio Altera ALTMEMPHY.
La DDR kaj DDR2 SDRAM-Regiloj kun ALTMEMPHY IP kaj ALTMEMPHY-megafunkcio ofertas plenan aŭ duon-rapidan DDR kaj DDR2 SDRAM-interfacojn. La DDR3 SDRAM-Regilo kun ALTMEMPHY IP kaj ALTMEMPHY-mega funkcio subtenas DDR3 SDRAM-interfacojn en duon-rapida reĝimo. La DDR, DDR2, kaj DDR3 SDRAM-Regiloj kun ALTMEMPHY IP ofertas la alt-efikecan regilon II (HPC II), kiu provizas altan efikecon kaj altnivelajn funkciojn. Figuro 15–1 montras sistem-nivelan diagramon inkluzive de la ekzample plej alta nivelo file ke la DDR, DDR2, aŭ DDR3 SDRAM-Regilo kun ALTMEMPHY IP kreas por vi.
Figuro 15–1. Sistem-nivela Diagramo
Noto pri Figuro 15–1:
(1) Kiam vi elektas Instanciigi DLL Ekstere, prokrasto-ŝlosita buklo (DLL) estas instantiigita ekster la megafunkcio ALTMEMPHY.
La MegaWizard™ Plug-In Manager generas eksample plej alta nivelo file, konsistanta el ekzample ŝoforo, kaj via DDR, DDR2, aŭ DDR3 SDRAM alt-efikeca regilo kutima vario. La regilo kreas ekzemplon de la ALTMEMPHY-mega funkcio kiu siavice instantigas faz-ŝlositan buklon (PLL) kaj DLL. Vi ankaŭ povas instantigi la DLL ekster la megafunkcio ALTMEMPHY por dividi la DLL inter pluraj okazoj de la megafunkcio ALTMEMPHY. Vi ne povas dividi PLL inter pluraj okazoj de la megafunkcio ALTMEMPHY, sed vi povas dividi kelkajn el la PLL-horloĝproduktaĵoj inter ĉi tiuj multoblaj okazoj.
© 2012 Altera Corporation. Ĉiuj rajtoj rezervitaj. Vortoj kaj emblemoj ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS kaj STRATIX estas varmarkoj de Altera Corporation kaj registritaj en la Usona Oficejo pri Patento kaj Varmarko kaj en aliaj landoj. Ĉiuj aliaj vortoj kaj emblemoj identigitaj kiel varmarkoj aŭ servomarkoj estas la posedaĵo de siaj respektivaj posedantoj kiel priskribite ĉe www.altera.com/common/legal.html. Altera garantias rendimenton de siaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Altera, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Altera prenas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Altera. Altera klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ fidi je ajnaj publikigitaj informoj kaj antaŭ fari mendojn por produktoj aŭ servoj.
La eksample plej alta nivelo file estas plene funkcia dezajno, kiun vi povas simuli, sintezi kaj uzi en aparataro. La eksample-ŝoforo estas mem-testa modulo, kiu eldonas legi kaj skribi komandojn al la regilo kaj kontrolas la legitajn datumojn por produkti la enirpermesilon aŭ malsukceson, kaj testas kompletajn signalojn.
La megafunkcio ALTMEMPHY kreas la datenpadon inter la memoraparato kaj la memorregilo. La megafunkcio haveblas kiel memstara produkto aŭ povas esti uzata kune kun la alt-efikeca memorregilo Altera.
Kiam vi uzas la megafunkcion ALTMEMPHY kiel memstaran produkton, uzu kun kutimaj aŭ triaj regiloj.
Por novaj dezajnoj, Altera rekomendas uzi eksteran memorinterfacon bazitan sur UniPHY, kiel ekzemple la regiloj DDR2 kaj DDR3 SDRAM kun UniPHY, QDR II kaj QDR II+ SRAM-regiloj kun UniPHY, aŭ RLDRAM II-regilo kun UniPHY.
Liberiga Informoj
Tablo 15–1 provizas informojn pri ĉi tiu eldono de la DDR3 SDRAM-Regilo kun ALTMEMPHY IP.
Tablo 15–1. Liberiga Informoj
| Ero | Priskribo |
| Versio | 11.1 |
| Eldondato | novembro 2011 |
| Mendaj Kodoj | IP-SDRAM/HPDDR (DDR SDRAM HPC) IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC) IP-HPMCII (HPC II) |
| Produktaj identigiloj | 00BE (DDR SDRAM) 00BF (DDR2 SDRAM) 00C2 (DDR3 SDRAM) 00CO (ALTMEMFIO Megafunkcio) |
| ID de vendisto | 6AF7 |
Altera kontrolas, ke la aktuala versio de la programaro Quartus® II kompilas la antaŭan version de ĉiu funkcio MegaCore. La Eldonaj Notoj kaj Errato de MegaCore IP Library raportas iujn ajn esceptojn al ĉi tiu konfirmo. Altera ne kontrolas kompilon kun MegaCore-funkciaj versioj pli malnovaj ol unu eldono. Por informoj pri problemoj pri la alt-efikeca regilo DDR, DDR2 aŭ DDR3 SDRAM kaj la megafunkcio ALTMEMPHY en aparta versio de Quartus II, raportu al la Notoj pri Eldonado de Programaro de Quartus II.
Aparato Familia Subteno
Tabelo 15–2 difinas la aparatajn subtennivelojn por Altera IP-kernoj.
Tabelo 15–2. Altera IP Core Aparato Subtenaj Niveloj
| FPGA Aparato Familioj | HardCopy Aparato Familioj |
| Antaŭa subteno—La IP-kerno estas kontrolita per antaŭtempaj modeloj por ĉi tiu aparato-familio. La IP-kerno plenumas ĉiujn funkciajn postulojn, sed eble ankoraŭ estas sperta analizo de tempo por la aparato-familio. Ĝi povas esti uzata en produktaddezajnoj kun singardemo. | HardCopy Companion—La IP-kerno estas kontrolita per antaŭtempaj modeloj por la Hard Copy kuna aparato. La IP-kerno plenumas ĉiujn funkciajn postulojn, sed eble ankoraŭ estas sperta analizo de tempo por la HardCopy-aparatfamilio. Ĝi povas esti uzata en produktaddezajnoj kun singardemo. |
| Fina subteno—La IP-kerno estas kontrolita per finaj tempomodeloj por ĉi tiu aparato-familio. La IP-kerno plenumas ĉiujn funkciajn kaj tempajn postulojn por la aparato-familio kaj povas esti uzata en produktaddezajnoj. | Kompilaĵo de Kompilo—La IP-kerno estas kontrolita kun finaj tempomodeloj por la HardCopy-aparatfamilio. La IP-kerno plenumas ĉiujn funkciajn kaj tempajn postulojn por la aparato-familio kaj povas esti uzata en produktaddezajnoj. |
Tabelo 15–3 montras la nivelon de subteno ofertita de la DDR, DDR2, kaj DDR3 SDRAM-Regiloj kun ALTMEMPHY IP por Altera aparato-familioj.
Tabelo 15–3. Aparato Familia Subteno
| Aparato Familio | Protokolo | |
| DDR kaj DDR2 | DDR3 | |
| Arria® GX | Finalo | Neniu subteno |
| Arria II GX | Finalo | Finalo |
| Cyclone® III | Finalo | Neniu subteno |
| Ciklono III LS | Finalo | Neniu subteno |
| Ciklono IV E | Finalo | Neniu subteno |
| Ciklono IV GX | Finalo | Neniu subteno |
| Fiksa kopio II | Vidu al la paĝo Novaĵoj en Altera IP de la Altera webretejo. | Neniu subteno |
| Stratix® II | Finalo | Neniu subteno |
| Stratix II GX | Finalo | Neniu subteno |
| Aliaj aparato-familioj | Neniu subteno | Neniu subteno |
Karakterizaĵoj
ALTMEMPIO Megafunkcio
Tablo 15–4 resumas ŝlosilan funkcion-subtenon por la megafunkcio ALTMEMPHY.
Tabelo 15–4. ALTMEMPHY Megafunkcia Trajta Subteno
| Karakterizaĵo | DDR kaj DDR2 | DDR3 |
| Subteno por la Altera PHY Interfaco (AFI) sur ĉiuj subtenataj aparatoj. | ✓ | ✓ |
| Aŭtomatigita komenca kalibrado forigante komplikajn legajn datumojn tempkalkulojn. | ✓ | ✓ |
| Voltage kaj temperaturo (VT) spurado, kiu garantias maksimuman stabilan agadon por interfacoj DDR, DDR2 kaj DDR3 SDRAM. | ✓ | ✓ |
| Memstara datenpado kiu faras konekton al Altera regilo aŭ triaparta regilo sendependa de la kritikaj temppadoj. | ✓ | ✓ |
| Plena interfaco | ✓ | — |
| Duon-tarifa interfaco | ✓ | ✓ |
| Facile uzebla parametra redaktilo | ✓ | ✓ |
Krome, la megafunkcio ALTMEMPHY subtenas DDR3 SDRAM-komponentojn sen ebenigado:
- La megafunkcio ALTMEMPHY subtenas DDR3 SDRAM-komponentojn sen ebenigado por Arria II GX-aparatoj uzantaj T-topologion por horloĝo, adreso kaj komandbuso:
- Elportas multoblajn pecetojn.
- La DDR3 SDRAM PHY sen ebenigado de fMAX estas 400 MHz por elekto de unu pecetoj.
- Neniu subteno por datummaskaj (DM) pingloj por ×4 DDR3 SDRAM DIMM-oj aŭ komponentoj, do elektu Ne por Drive DM-pingloj de FPGA kiam vi uzas ×4 aparatojn.
- La megafunkcio ALTMEMPHY subtenas nur duon-tarifajn interfacojn DDR3 SDRAM.
Alt-Efikeca Regilo II
Tablo 15–5 resumas ŝlosilan funkcion-subtenon por la DDR, DDR2 kaj DDR3 SDRAM HPC II.
Tabelo 15–5. Subteno de funkcioj (Parto 1 el 2)
| Karakterizaĵo | DDR kaj DDR2 | DDR3 |
| Duon-tarifa regilo | ✓ | ✓ |
| Subteno por AFI ALTMEMPHY | ✓ | ✓ |
| Subteno por loka interfaco de Avalon® Memory Mapped (Avalon-MM). | ✓ | ✓ |
Tabelo 15–5. Subteno de funkcioj (Parto 2 el 2)
| Karakterizaĵo | DDR kaj DDR2 | DDR3 |
| Agordebla komanda antaŭrigarda bankadministrado kun laŭorda legado kaj skribado | ✓ | ✓ |
| Aldona latenco | ✓ | ✓ |
| Subteno por arbitra Avalon-eksplodlongo | ✓ | ✓ |
| Enkonstruita fleksebla memoreksploda adaptilo | ✓ | ✓ |
| Agordebla Loka-al-Memoria adresmapado | ✓ | ✓ |
| Laŭvola rultempa agordo de grandeco kaj reĝimo-registraj agordoj, kaj memortempigo | ✓ | ✓ |
| Parta tabela mem-refresiĝo (PASR) | ✓ | ✓ |
| Subteno por industrinormaj DDR3 SDRAM-aparatoj | ✓ | ✓ |
| Laŭvola subteno por mem-refreŝiga komando | ✓ | ✓ |
| Laŭvola subteno por komando de malŝalto kontrolita de uzanto | ✓ | ✓ |
| Laŭvola subteno por aŭtomata malŝalta komando kun programebla tempo-eksteriĝo | ✓ | ✓ |
| Laŭvola subteno por aŭtomate-antaŭŝargi legadon kaj aŭtomate-preŝargi skribajn komandojn | ✓ | ✓ |
| Laŭvola subteno por refreŝigado de uzant-regilo | ✓ | ✓ |
| Laŭvola plurkontrola horloĝo kundivido en SOPC Builder Flow | ✓ | ✓ |
| Integrita erarkorekta kodigo (ECC) funkcio 72-bita | ✓ | ✓ |
| Integrita ECC-funkcio, 16, 24, kaj 40-bita | ✓ | ✓ |
| Subteno por partavorta skribo kun laŭvola aŭtomata erarkorektado | ✓ | ✓ |
| SOPC Builder preta | ||
| Subteno por OpenCore Plus-taksado | ✓ | ✓ |
| IP-funkciaj simuladmodeloj por uzo en Altera-apogita VHDL kaj Verilog HDL-simulilo | ✓ | ✓ |
Notoj pri Tabelo 15–5:
- HPC II subtenas aldonajn latentecvalorojn pli grandajn aŭ egalajn al tRCD-1, en horloĝcikla unuo (tCK).
- Ĉi tiu funkcio ne estas subtenata kun DDR3 SDRAM kun ebenigo.
Nesubtenataj Trajtoj
Tablo 15–6 resumas nesubtenatajn funkciojn por la eksteraj memorinterfacoj bazitaj en ALTMEMPHY de Altera.
Tabelo 15–6. Nesubtenataj Trajtoj
| Memorprotokolo | Neeltenebla Trajto |
| DDR kaj DDR2 SDRAM | Timiga simulado |
| Eksploda longo de 2 | |
| Parta eksplodo kaj nevicigita eksplodo en ECC kaj ne-ECC-reĝimo kiam DM-pingloj estas malŝaltitaj | |
| DDR3 SDRAM | Timiga simulado |
| Parta eksplodo kaj nevicigita eksplodo en ECC kaj ne-ECC-reĝimo kiam DM-pingloj estas malŝaltitaj | |
| Stratix III kaj Stratix IV | |
| DIMM-subteno | |
| Plentaksaj interfacoj |
MegaCore-Konfirmo
Altera faras ampleksajn hazardajn, direktitajn testojn kun funkcia testa priraportado uzante industrinormajn modelojn Denali por certigi la funkciecon de la DDR, DDR2, kaj DDR3 SDRAM-Regiloj kun ALTMEMPHY IP.
Uzado de Rimedoj
Ĉi tiu sekcio provizas tipajn informojn pri uzado de rimedoj por la eksteraj memorregiloj kun ALTMEMPHY por subtenataj aparatfamilioj. Ĉi tiu informo estas provizita nur kiel gvidlinio; por precizaj datumoj pri uzado de rimedoj, vi devus generi vian IP-kernon kaj raporti al la raportoj generitaj de la programaro Quartus II.
Tabelo 15–7 montras datumojn pri uzado de rimedoj por la megafunkcio ALTMEMPHY, kaj la alt-efikecan regilon II de DDR3 por aparatoj Arria II GX.
Tabelo 15–7. Rimeda Uzado en Arria II GX-Aparatoj (Parto 1 el 2)
| Protokolo | Memoro Larĝo (Bitoj) | Kombinaĵo ALUTS | Logiko Registroj | Mem ALUToj | M9K Blokoj | M144K Blokoj | Memoro y (Bitoj) |
| Regilo | |||||||
| DDR3
(Duona indico) |
8 | 1,883 | 1,505 | 10 | 2 | 0 | 4,352 |
| 16 | 1,893 | 1,505 | 10 | 4 | 0 | 8,704 | |
| 64 | 1,946 | 1,521 | 18 | 15 | 0 | 34,560 | |
| 72 | 1,950 | 1,505 | 10 | 17 | 0 | 39,168 | |
Tabelo 15–7. Rimeda Uzado en Arria II GX-Aparatoj (Parto 2 el 2)
| Protokolo | Memoro Larĝo (Bitoj) | Kombinaĵo ALUTS | Logiko Registroj | Mem ALUToj | M9K Blokoj | M144K Blokoj | Memoro y (Bitoj) |
| Regilo+PHY | |||||||
| DDR3
(Duona indico) |
8 | 3,389 | 2,760 | 12 | 4 | 0 | 4,672 |
| 16 | 3,457 | 2,856 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,793 | 3,696 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,878 | 3,818 | 12 | 26 | 0 | 41,536 | |
Tabelo 15–8 montras datumojn pri uzado de rimedoj por la alt-efikeca regilo kaj regilo DDR2 plus PHY, por duontataj kaj plenaj agordoj por Arria II GX-aparatoj.
Tabelo 15–8. DDR2 Rimeda Utiligo en Arria II GX-Aparatoj
| Protokolo | Memoro Larĝo (Bitoj) | Kombinaĵo ALUTS | Logiko Registroj | Mem ALUToj | M9K Blokoj | M144K Blokoj | Memoro (Bitoj) |
| Regilo | |||||||
| DDR2
(Duona indico) |
8 | 1,971 | 1,547 | 10 | 2 | 0 | 4,352 |
| 16 | 1,973 | 1,547 | 10 | 4 | 0 | 8,704 | |
| 64 | 2,028 | 1,563 | 18 | 15 | 0 | 34,560 | |
| 72 | 2,044 | 1,547 | 10 | 17 | 0 | 39,168 | |
| DDR2
(Plena tarifo) |
8 | 2,007 | 1,565 | 10 | 2 | 0 | 2,176 |
| 16 | 2,013 | 1,565 | 10 | 2 | 0 | 4,352 | |
| 64 | 2,022 | 1,565 | 10 | 8 | 0 | 17,408 | |
| 72 | 2,025 | 1,565 | 10 | 9 | 0 | 19,584 | |
| Regilo+PHY | |||||||
| DDR2
(Duona indico) |
8 | 3,481 | 2,722 | 12 | 4 | 0 | 4,672 |
| 16 | 3,545 | 2,862 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,891 | 3,704 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,984 | 3,827 | 12 | 26 | 0 | 41,536 | |
| DDR2
(Plena tarifo) |
8 | 3,337 | 2,568 | 29 | 2 | 0 | 2,176 |
| 16 | 3,356 | 2,558 | 11 | 4 | 0 | 4,928 | |
| 64 | 3,423 | 2,836 | 31 | 12 | 0 | 19,200 | |
| 72 | 3,445 | 2,827 | 11 | 14 | 0 | 21,952 | |
Tabelo 15–9 montras rimedajn uzdatumojn por la alt-efikeca regilo kaj regilo DDR2 plus PHY, por duon-tarifaj kaj plen-tarifaj agordoj por Cyclone III-aparatoj.
Tabelo 15–9. DDR2 Resource Utilization en Cyclone III Devices
| Protokolo | Memoro Larĝo (Bitoj) | Logiko Registroj | Logikaj Ĉeloj | M9K-Blokoj | Memoro (Bitoj) |
| Regilo | |||||
| DDR2
(Duona indico) |
8 | 1,513 | 3,015 | 4 | 4,464 |
| 16 | 1,513 | 3,034 | 6 | 8,816 | |
| 64 | 1,513 | 3,082 | 18 | 34,928 | |
| 72 | 1,513 | 3,076 | 19 | 39,280 | |
| DDR2
(Plena tarifo) |
8 | 1,531 | 3,059 | 4 | 2,288 |
| 16 | 1,531 | 3,108 | 4 | 4,464 | |
| 64 | 1,531 | 3,134 | 10 | 17,520 | |
| 72 | 1,531 | 3,119 | 11 | 19,696 | |
| Regilo+PHY | |||||
| DDR2
(Duona indico) |
8 | 2,737 | 5,131 | 6 | 4,784 |
| 16 | 2,915 | 5,351 | 9 | 9,392 | |
| 64 | 3,969 | 6,564 | 27 | 37,040 | |
| 72 | 4,143 | 6,786 | 28 | 41,648 | |
| DDR2
(Plena tarifo) |
8 | 2,418 | 4,763 | 6 | 2,576 |
| 16 | 2,499 | 4,919 | 6 | 5,008 | |
| 64 | 2,957 | 5,505 | 15 | 19,600 | |
| 72 | 3,034 | 5,608 | 16 | 22,032 | |
Sistemaj Postuloj
La DDR3 SDRAM-Regilo kun ALTMEMPHY IP estas parto de la MegaCore IP-Biblioteko, kiu estas distribuita per la programaro Quartus II kaj elŝutebla de la Altera. webretejo, www.altera.com.
Por sistemaj postuloj kaj instalinstrukcioj, raportu al Altera Programaro Instalado kaj Licencado.
Instalado kaj Licencado
Figuro 15–2 montras la dosierujan strukturon post kiam vi instalas la DDR3 SDRAM-Regilon kun ALTMEMPHY IP, kie estas la instala dosierujo. La defaŭlta instala dosierujo en Vindozo estas c:\altera\ ; en Linukso ĝi estas /opt/altera .
Figuro 15–2. Dosieruja Strukturo
Vi bezonas permesilon por la funkcio MegaCore nur kiam vi estas tute kontenta pri ĝiaj funkcioj kaj rendimento, kaj volas porti vian dezajnon al produktado.
Por uzi la DDR3 SDRAM HPC, vi povas peti permesilon file de la Altera web retejo ĉe www.altera.com/licensing kaj instalu ĝin en via komputilo. Kiam vi petas permesilon file, Altera retpoŝtas al vi license.dat file. Se vi ne havas interretan aliron, kontaktu vian lokan reprezentanton.
Por uzi la DDR3 SDRAM HPC II, kontaktu vian lokan vendan reprezentanton por mendi permesilon.
Senpaga Takso
La taksa funkcio de Altera OpenCore Plus nur aplikeblas al la DDR3 SDRAM HPC. Kun la taksa funkcio de OpenCore Plus, vi povas plenumi la jenajn agojn:
- Simuli la konduton de megafunkcio (Altera MegaCore-funkcio aŭ AMPPSM-mega funkcio) ene de via sistemo.
- Kontrolu la funkciecon de via dezajno, kaj taksu ĝian grandecon kaj rapidecon rapide kaj facile.
- Generu templimigitan aparatan programadon files por dezajnoj kiuj inkluzivas MegaCore-funkciojn.
- Programu aparaton kaj kontrolu vian dezajnon en aparataro.
Vi devas aĉeti permesilon por la megafunkcio nur kiam vi estas tute kontenta pri ĝiaj funkcioj kaj rendimento, kaj volas porti vian dezajnon al produktado.
OpenCore Plus Time-Out-Konduto
OpenCore Plus aparatara taksado povas subteni la sekvajn du reĝimojn de operacio:
- Senligite—la dezajno funkcias por limigita tempo
- Tethered—postulas konekton inter via tabulo kaj la gastiga komputilo. Se ligita reĝimo estas subtenata de ĉiuj megafunkcioj en dezajno, la aparato povas funkcii por pli longa tempo aŭ senfine.
Ĉiuj megafunkcioj en aparato malplenigas samtempe kiam la plej limiga taksa tempo estas atingita. Se ekzistas pli ol unu megafunkcio en dezajno, la tempo-forkonduto de specifa mega-funkcio povas esti maskita per la tempo-for-konduto de la aliaj megafunkcioj.
Por MegaCore-funkcioj, la senligita tempo-eksteriĝo estas 1 horo; la tethered time-out valoro estas nedifinita.
Via dezajno ĉesas funkcii post kiam la aparatara taksa tempo eksvalidiĝas kaj la local_ready eligo malaltiĝas.
Historio de Revizio de Dokumentoj
Tabelo 15–10 listigas la reviziohistorion por ĉi tiu dokumento.
Tabelo 15–10. Dokumenta Revizia Historio
| Dato | Versio | Ŝanĝoj |
| novembro 2012 | 1.2 | Ŝanĝita ĉapitronumero de 13 al 15. |
| junio 2012 | 1.1 | Aldonita Reago-ikono. |
| novembro 2011 | 1.0 | Kombinitaj Eldonaj Informoj, Aparato-Familia Subteno, Trajtoj-listo kaj Nesubtenataj Trajtoj-listo por DDR, DDR2 kaj DDR3. |
Dokumentoj/Rimedoj
 |
ALTERA DDR2 SDRAM-Regiloj [pdf] Instrukcioj DDR2 SDRAM-Regiloj, DDR2, SDRAM-Regiloj, Regiloj |
