ALTERA DDR2 SDRAM-controllere
Vigtig information
Altera® DDR-, DDR2- og DDR3 SDRAM-controllere med ALTMEMPHY IP giver forenklede grænseflader til industristandard DDR, DDR2 og DDR3 SDRAM. ALTMEMPHY megafunktionen er en grænseflade mellem en hukommelsescontroller og hukommelsesenhederne og udfører læse- og skriveoperationer til hukommelsen. DDR-, DDR2- og DDR3 SDRAM-controllere med ALTMEMPHY IP fungerer sammen med Altera ALTMEMPHY-megafunktionen.
DDR- og DDR2 SDRAM-controllere med ALTMEMPHY IP- og ALTMEMPHY-megafunktion tilbyder fuld- eller halvhastigheds DDR- og DDR2 SDRAM-grænseflader. DDR3 SDRAM-controlleren med ALTMEMPHY IP og ALTMEMPHY megafunktion understøtter DDR3 SDRAM-grænseflader i halvhastighedstilstand. DDR-, DDR2- og DDR3 SDRAM-controllere med ALTMEMPHY IP tilbyder den højtydende controller II (HPC II), som giver høj effektivitet og avancerede funktioner. Figur 15–1 viser et diagram på systemniveau, herunder examppå øverste niveau file som DDR-, DDR2- eller DDR3 SDRAM-controlleren med ALTMEMPHY IP skaber til dig.
Figur 15–1. Diagram på systemniveau
Bemærkning til figur 15–1:
(1) Når du vælger Instantiate DLL Externally, instantieres delay-locked loop (DLL) uden for ALTMEMPHY-megafunktionen.
MegaWizard™ Plug-In Manager genererer et examppå øverste niveau file, bestående af et example driver, og din DDR, DDR2 eller DDR3 SDRAM højtydende controller tilpasset variation. Controlleren instansierer en instans af ALTMEMPHY-megafunktionen, som igen instantierer en faselåst sløjfe (PLL) og DLL. Du kan også instansiere DLL'en uden for ALTMEMPHY-megafunktionen for at dele DLL'en mellem flere forekomster af ALTMEMPHY-megafunktionen. Du kan ikke dele en PLL mellem flere forekomster af ALTMEMPHY-megafunktionen, men du kan dele nogle af PLL-urudgangene mellem disse flere forekomster.
© 2012 Altera Corporation. Alle rettigheder forbeholdes. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS og STRATIX ord og logoer er varemærker tilhørende Altera Corporation og registreret i US Patent and Trademark Office og i andre lande. Alle andre ord og logoer identificeret som varemærker eller servicemærker tilhører deres respektive indehavere som beskrevet på www.altera.com/common/legal.html. Altera garanterer ydeevne af sine halvlederprodukter i henhold til gældende specifikationer i overensstemmelse med Alteras standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Altera påtager sig intet ansvar eller ansvar, der opstår som følge af applikationen eller brugen af nogen information, produkt eller service beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Altera. Altera-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester.
Eksamppå øverste niveau file er et fuldt funktionelt design, som du kan simulere, syntetisere og bruge i hardware. Eksample driver er et selvtestmodul, der udsteder læse- og skrivekommandoer til controlleren og kontrollerer de læste data for at frembringe bestået eller mislykket, og teste komplette signaler.
ALTMEMPHY megafunktionen opretter datastien mellem hukommelsesenheden og hukommelsescontrolleren. Megafunktionen er tilgængelig som et selvstændigt produkt eller kan bruges sammen med Altera højtydende hukommelsescontroller.
Når du bruger ALTMEMPHY-megafunktionen som et selvstændigt produkt, skal du bruge enten brugerdefinerede eller tredjepartscontrollere.
Til nye designs anbefaler Altera at bruge en UniPHY-baseret ekstern hukommelsesgrænseflade, såsom DDR2- og DDR3 SDRAM-controllere med UniPHY, QDR II og QDR II+ SRAM-controllere med UniPHY, eller RLDRAM II-controllere med UniPHY.
Udgivelsesoplysninger
Tabel 15–1 indeholder oplysninger om denne udgivelse af DDR3 SDRAM-controlleren med ALTMEMPHY IP.
Tabel 15-1. Udgivelsesoplysninger
| Punkt | Beskrivelse |
| Version | 11.1 |
| Udgivelsesdato | november 2011 |
| Bestillingskoder | IP-SDRAM/HPDDR (DDR SDRAM HPC) IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC) IP-HPMCII (HPC II) |
| Produkt-id'er | 00BE (DDR SDRAM) 00BF (DDR2 SDRAM) 00C2 (DDR3 SDRAM) 00CO (ALTMEMPHY Megafunktion) |
| leverandør-id | 6AF7 |
Altera verificerer, at den aktuelle version af Quartus® II-softwaren kompilerer den tidligere version af hver MegaCore-funktion. MegaCore IP Library Release Notes og Errata rapporterer eventuelle undtagelser fra denne verifikation. Altera verificerer ikke kompilering med MegaCore-funktionsversioner, der er ældre end én udgivelse. For oplysninger om problemer med DDR, DDR2 eller DDR3 SDRAM højtydende controller og ALTMEMPHY megafunktion i en bestemt Quartus II version henvises til Quartus II Software Release Notes.
Enhedsfamiliesupport
Tabel 15–2 definerer enhedsunderstøttelsesniveauerne for Altera IP-kerner.
Tabel 15–2. Altera IP Core Device Support Levels
| FPGA-enhedsfamilier | HardCopy enhedsfamilier |
| Foreløbig støtte—IP-kernen er verificeret med foreløbige timingmodeller for denne enhedsfamilie. IP-kernen opfylder alle funktionelle krav, men er muligvis stadig under tidsanalyse for enhedsfamilien. Det kan bruges i produktionsdesign med forsigtighed. | HardCopy Companion—IP-kernen er verificeret med foreløbige timingmodeller for den medfølgende papirenhed. IP-kernen opfylder alle funktionelle krav, men er muligvis stadig under tidsanalyse for HardCopy-enhedsfamilien. Det kan bruges i produktionsdesign med forsigtighed. |
| Endelig støtte—IP-kernen er verificeret med endelige timingmodeller for denne enhedsfamilie. IP-kernen opfylder alle funktions- og tidskrav til enhedsfamilien og kan bruges i produktionsdesign. | HardCopy kompilering—IP-kernen er verificeret med endelige timingmodeller for HardCopy-enhedsfamilien. IP-kernen opfylder alle funktions- og tidskrav til enhedsfamilien og kan bruges i produktionsdesign. |
Tabel 15–3 viser niveauet af understøttelse, der tilbydes af DDR-, DDR2- og DDR3 SDRAM-controllere med ALTMEMPHY IP til Altera-enhedsfamilier.
Tabel 15–3. Enhedsfamiliesupport
| Enhedsfamilie | Protokol | |
| DDR og DDR2 | DDR3 | |
| Arria® GX | Finale | Ingen støtte |
| Arria II GX | Finale | Finale |
| Cyclone® III | Finale | Ingen støtte |
| Cyklon III LS | Finale | Ingen støtte |
| Cyklon IV E | Finale | Ingen støtte |
| Cyclone IV GX | Finale | Ingen støtte |
| HardCopy II | Se siden Hvad er nyt i Altera IP på Altera webwebsted. | Ingen støtte |
| Stratix® II | Finale | Ingen støtte |
| Stratix II GX | Finale | Ingen støtte |
| Andre enhedsfamilier | Ingen støtte | Ingen støtte |
Funktioner
ALTMEMPHY Megafunktion
Tabel 15–4 opsummerer understøttelse af nøglefunktioner til ALTMEMPHY-megafunktionen.
Tabel 15–4. ALTMEMPHY Megafunktionsfunktionsstøtte
| Feature | DDR og DDR2 | DDR3 |
| Understøttelse af Altera PHY Interface (AFI) på alle understøttede enheder. | ✓ | ✓ |
| Automatiseret indledende kalibrering, der eliminerer komplicerede beregninger af læsedatatiming. | ✓ | ✓ |
| Voltage- og temperatursporing (VT), der garanterer maksimal stabil ydeevne for DDR-, DDR2- og DDR3 SDRAM-grænseflader. | ✓ | ✓ |
| Selvstændig datasti, der gør forbindelse til en Altera-controller eller en tredjepartscontroller uafhængig af de kritiske timingstier. | ✓ | ✓ |
| Fuldhastighedsgrænseflade | ✓ | — |
| Halv rate interface | ✓ | ✓ |
| Let at bruge parameter editor | ✓ | ✓ |
Derudover understøtter ALTMEMPHY-megafunktionen DDR3 SDRAM-komponenter uden nivellering:
- ALTMEMPHY-megafunktionen understøtter DDR3 SDRAM-komponenter uden nivellering for Arria II GX-enheder ved hjælp af T-topologi for ur, adresse og kommandobus:
- Understøtter flere chipvalg.
- DDR3 SDRAM PHY uden nivellering fMAX er 400 MHz for enkelt chipvalg.
- Ingen understøttelse af datamaske (DM) ben til ×4 DDR3 SDRAM DIMM'er eller komponenter, så vælg Nej for Drive DM pins fra FPGA, når du bruger ×4 enheder.
- ALTMEMPHY-megafunktionen understøtter kun halvhastigheds DDR3 SDRAM-grænseflader.
Højtydende controller II
Tabel 15–5 opsummerer understøttelse af nøglefunktioner til DDR, DDR2 og DDR3 SDRAM HPC II.
Tabel 15–5. Funktionssupport (del 1 af 2)
| Feature | DDR og DDR2 | DDR3 |
| Halv rate controller | ✓ | ✓ |
| Support til AFI ALTMEMPHY | ✓ | ✓ |
| Understøttelse af Avalon®Memory Mapped (Avalon-MM) lokal grænseflade | ✓ | ✓ |
Tabel 15–5. Funktionssupport (del 2 af 2)
| Feature | DDR og DDR2 | DDR3 |
| Konfigurerbar kommando-look-ahead bankstyring med læsning og skrivning i rækkefølge | ✓ | ✓ |
| Additiv latenstid | ✓ | ✓ |
| Understøttelse af vilkårlig Avalon burst længde | ✓ | ✓ |
| Indbygget fleksibel memory burst-adapter | ✓ | ✓ |
| Konfigurerbare lokal-til-hukommelse adressetilknytninger | ✓ | ✓ |
| Valgfri runtime-konfiguration af størrelse og tilstandsregisterindstillinger og hukommelsestiming | ✓ | ✓ |
| Partial array self-refresh (PASR) | ✓ | ✓ |
| Understøttelse af industristandard DDR3 SDRAM-enheder | ✓ | ✓ |
| Valgfri support til selvopfriskende kommando | ✓ | ✓ |
| Valgfri understøttelse af brugerstyret nedlukningskommando | ✓ | ✓ |
| Valgfri understøttelse af automatisk nedlukningskommando med programmerbar time-out | ✓ | ✓ |
| Valgfri understøttelse af skrivekommandoer for automatisk forudopladning og skrivekommandoer for automatisk foropladning | ✓ | ✓ |
| Valgfri support til bruger-controller-opdatering | ✓ | ✓ |
| Valgfri multiple controller-urdeling i SOPC Builder Flow | ✓ | ✓ |
| Integreret fejlkorrektionskodning (ECC) funktion 72-bit | ✓ | ✓ |
| Integreret ECC-funktion, 16, 24 og 40-bit | ✓ | ✓ |
| Understøttelse af delvis ordskrivning med valgfri automatisk fejlkorrektion | ✓ | ✓ |
| SOPC Builder klar | ||
| Understøttelse af OpenCore Plus-evaluering | ✓ | ✓ |
| IP funktionelle simuleringsmodeller til brug i Altera-understøttet VHDL og Verilog HDL simulator | ✓ | ✓ |
Bemærkninger til tabel 15–5:
- HPC II understøtter additive latensværdier større eller lig med tRCD-1 i clock cycle unit (tCK).
- Denne funktion understøttes ikke med DDR3 SDRAM med nivellering.
Ikke-understøttede funktioner
Tabel 15–6 opsummerer ikke-understøttede funktioner til Alteras ALTMEMPHY-baserede eksterne hukommelsesgrænseflader.
Tabel 15–6. Ikke-understøttede funktioner
| Hukommelsesprotokol | Ikke-understøttet funktion |
| DDR og DDR2 SDRAM | Timingsimulering |
| Sprænglængde på 2 | |
| Delvis burst og ujusteret burst i ECC- og ikke-ECC-tilstand, når DM-ben er deaktiveret | |
| DDR3 SDRAM | Timingsimulering |
| Delvis burst og ujusteret burst i ECC- og ikke-ECC-tilstand, når DM-ben er deaktiveret | |
| Stratix III og Stratix IV | |
| DIMM-understøttelse | |
| Fuldhastighedsgrænseflader |
MegaCore Verifikation
Altera udfører omfattende tilfældige, rettede tests med funktionel testdækning ved hjælp af industristandard Denali-modeller for at sikre funktionaliteten af DDR-, DDR2- og DDR3 SDRAM-controllere med ALTMEMPHY IP.
Ressourceudnyttelse
Dette afsnit giver typiske ressourceudnyttelsesoplysninger for de eksterne hukommelsescontrollere med ALTMEMPHY for understøttede enhedsfamilier. Disse oplysninger gives kun som en retningslinje; for præcise ressourceudnyttelsesdata bør du generere din IP-kerne og henvise til rapporterne genereret af Quartus II-softwaren.
Tabel 15–7 viser ressourceudnyttelsesdata for ALTMEMPHY-megafunktionen og DDR3 højtydende controller II til Arria II GX-enheder.
Tabel 15–7. Ressourceudnyttelse i Arria II GX-enheder (del 1 af 2)
| Protokol | Hukommelse Bredde (Bits) | Kombination ALUTS | Logik Registre | Mem ALUT'er | M9K Blokke | M144K Blokke | Memor y (bit) |
| Controller | |||||||
| DDR3
(halv pris) |
8 | 1,883 | 1,505 | 10 | 2 | 0 | 4,352 |
| 16 | 1,893 | 1,505 | 10 | 4 | 0 | 8,704 | |
| 64 | 1,946 | 1,521 | 18 | 15 | 0 | 34,560 | |
| 72 | 1,950 | 1,505 | 10 | 17 | 0 | 39,168 | |
Tabel 15–7. Ressourceudnyttelse i Arria II GX-enheder (del 2 af 2)
| Protokol | Hukommelse Bredde (Bits) | Kombination ALUTS | Logik Registre | Mem ALUT'er | M9K Blokke | M144K Blokke | Memor y (bit) |
| Controller+PHY | |||||||
| DDR3
(halv pris) |
8 | 3,389 | 2,760 | 12 | 4 | 0 | 4,672 |
| 16 | 3,457 | 2,856 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,793 | 3,696 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,878 | 3,818 | 12 | 26 | 0 | 41,536 | |
Tabel 15–8 viser ressourceudnyttelsesdata for DDR2 højtydende controller og controller plus PHY, for halvhastigheds- og fuldhastighedskonfigurationer for Arria II GX-enheder.
Tabel 15–8. DDR2-ressourceudnyttelse i Arria II GX-enheder
| Protokol | Hukommelse Bredde (Bits) | Kombination ALUTS | Logik Registre | Mem ALUT'er | M9K Blokke | M144K Blokke | Hukommelse (Bits) |
| Controller | |||||||
| DDR2
(halv pris) |
8 | 1,971 | 1,547 | 10 | 2 | 0 | 4,352 |
| 16 | 1,973 | 1,547 | 10 | 4 | 0 | 8,704 | |
| 64 | 2,028 | 1,563 | 18 | 15 | 0 | 34,560 | |
| 72 | 2,044 | 1,547 | 10 | 17 | 0 | 39,168 | |
| DDR2
(Fuld sats) |
8 | 2,007 | 1,565 | 10 | 2 | 0 | 2,176 |
| 16 | 2,013 | 1,565 | 10 | 2 | 0 | 4,352 | |
| 64 | 2,022 | 1,565 | 10 | 8 | 0 | 17,408 | |
| 72 | 2,025 | 1,565 | 10 | 9 | 0 | 19,584 | |
| Controller+PHY | |||||||
| DDR2
(halv pris) |
8 | 3,481 | 2,722 | 12 | 4 | 0 | 4,672 |
| 16 | 3,545 | 2,862 | 12 | 7 | 0 | 9,280 | |
| 64 | 3,891 | 3,704 | 20 | 24 | 0 | 36,672 | |
| 72 | 3,984 | 3,827 | 12 | 26 | 0 | 41,536 | |
| DDR2
(Fuld sats) |
8 | 3,337 | 2,568 | 29 | 2 | 0 | 2,176 |
| 16 | 3,356 | 2,558 | 11 | 4 | 0 | 4,928 | |
| 64 | 3,423 | 2,836 | 31 | 12 | 0 | 19,200 | |
| 72 | 3,445 | 2,827 | 11 | 14 | 0 | 21,952 | |
Tabel 15–9 viser ressourceudnyttelsesdata for DDR2 højtydende controller og controller plus PHY, for halvhastigheds- og fuldhastighedskonfigurationer for Cyclone III-enheder.
Tabel 15–9. DDR2-ressourceudnyttelse i Cyclone III-enheder
| Protokol | Hukommelse Bredde (Bits) | Logik Registre | Logiske celler | M9K blokke | Hukommelse (Bits) |
| Controller | |||||
| DDR2
(halv pris) |
8 | 1,513 | 3,015 | 4 | 4,464 |
| 16 | 1,513 | 3,034 | 6 | 8,816 | |
| 64 | 1,513 | 3,082 | 18 | 34,928 | |
| 72 | 1,513 | 3,076 | 19 | 39,280 | |
| DDR2
(Fuld sats) |
8 | 1,531 | 3,059 | 4 | 2,288 |
| 16 | 1,531 | 3,108 | 4 | 4,464 | |
| 64 | 1,531 | 3,134 | 10 | 17,520 | |
| 72 | 1,531 | 3,119 | 11 | 19,696 | |
| Controller+PHY | |||||
| DDR2
(halv pris) |
8 | 2,737 | 5,131 | 6 | 4,784 |
| 16 | 2,915 | 5,351 | 9 | 9,392 | |
| 64 | 3,969 | 6,564 | 27 | 37,040 | |
| 72 | 4,143 | 6,786 | 28 | 41,648 | |
| DDR2
(Fuld sats) |
8 | 2,418 | 4,763 | 6 | 2,576 |
| 16 | 2,499 | 4,919 | 6 | 5,008 | |
| 64 | 2,957 | 5,505 | 15 | 19,600 | |
| 72 | 3,034 | 5,608 | 16 | 22,032 | |
Systemkrav
DDR3 SDRAM-controlleren med ALTMEMPHY IP er en del af MegaCore IP-biblioteket, som distribueres med Quartus II-softwaren og kan downloades fra Altera webwebsted, www.altera.com.
For systemkrav og installationsinstruktioner henvises til Altera Software Installation & Licensing.
Installation og licensering
Figur 15–2 viser mappestrukturen, efter du har installeret DDR3 SDRAM-controlleren med ALTMEMPHY IP, hvor er installationsmappen. Standard installationsmappe på Windows er c:\altera\ ; på Linux er det /opt/altera .
Figur 15–2. Directory struktur
Du skal kun have en licens til MegaCore-funktionen, når du er helt tilfreds med dens funktionalitet og ydeevne og ønsker at tage dit design i produktion.
For at bruge DDR3 SDRAM HPC kan du anmode om en licens file fra Altera web site kl www.altera.com/licensing og installer det på din computer. Når du anmoder om en licens file, Altera mailer dig en license.dat file. Hvis du ikke har internetadgang, skal du kontakte din lokale repræsentant.
For at bruge DDR3 SDRAM HPC II skal du kontakte din lokale salgsrepræsentant for at bestille en licens.
Gratis evaluering
Alteras OpenCore Plus-evalueringsfunktion er kun anvendelig til DDR3 SDRAM HPC. Med OpenCore Plus-evalueringsfunktionen kan du udføre følgende handlinger:
- Simuler adfærden af en megafunktion (Altera MegaCore-funktion eller AMPPSM megafunktion) i dit system.
- Bekræft funktionaliteten af dit design, samt evaluer dets størrelse og hastighed hurtigt og nemt.
- Generer tidsbegrænset enhedsprogrammering files for design, der inkluderer MegaCore-funktioner.
- Programmer en enhed og bekræft dit design i hardware.
Du skal først købe en licens til megafunktionen, når du er helt tilfreds med dens funktionalitet og ydeevne og ønsker at tage dit design i produktion.
OpenCore Plus Time-Out-adfærd
OpenCore Plus hardwareevaluering kan understøtte følgende to driftsformer:
- Ubundet – designet kører i en begrænset periode
- Tethered – kræver en forbindelse mellem dit board og værtscomputeren. Hvis tethered mode understøttes af alle megafunktioner i et design, kan enheden fungere i længere tid eller på ubestemt tid
Alle megafunktioner i en enhed udløber samtidigt, når den mest restriktive evalueringstid er nået. Hvis der er mere end én megafunktion i et design, kan en specifik megafunktions time-out-adfærd være maskeret af time-out-adfærden for de andre megafunktioner.
For MegaCore-funktioner er den ubundne time-out 1 time; den forbundne timeoutværdi er ubestemt.
Dit design holder op med at fungere, når hardwareevalueringstiden er udløbet, og local_ready-outputtet bliver lavt.
Revisionshistorik for dokument
Tabel 15–10 viser revisionshistorikken for dette dokument.
Tabel 15–10. Revisionshistorik for dokument
| Dato | Version | Ændringer |
| november 2012 | 1.2 | Ændret kapitelnummer fra 13 til 15. |
| juni 2012 | 1.1 | Tilføjet feedback-ikon. |
| november 2011 | 1.0 | Kombineret udgivelsesoplysninger, enhedsfamiliesupport, funktionsliste og liste over ikke-understøttede funktioner for DDR, DDR2 og DDR3. |
Dokumenter/ressourcer
 |
ALTERA DDR2 SDRAM-controllere [pdf] Instruktioner DDR2 SDRAM-controllere, DDR2, SDRAM-controllere, controllere |
