英特尔 UG-20094 Cyclone 10 GX 本机定点 DSP IP 内核
英特尔® Cyclone® 10 GX 本机定点 DSP IP 内核用户指南
Intel Cyclone® 10 GX Native Fixed Point DSP IP 核实例化并控制单个 Intel Cyclone 10 GX 精度可调数字信号处理 (DSP) 块。 Cyclone 10 GX 原生定点 DSP IP 内核仅适用于 Intel Cyclone 10 GX 器件。
Cyclone 10 GX Native Fixed Point DSP IP 内核功能框图
相关信息
英特尔 FPGA IP 核简介。
Cyclone 10 GX 原生定点 DSP IP 内核特性
Cyclone 10 GX Native Fixed Point DSP IP 核支持以下特性：
- 高性能、功率优化和完全注册的乘法运算
- 18 位和 27 位字长
- 每个 DSP 模块两个 18 × 19 乘法器或一个 27 × 27 乘法器
- 内置加法、减法和 64 位双累加寄存器来组合乘法结果
- 当禁用预加器时级联 19 位或 27 位，当使用预加器形成用于滤波应用的抽头延迟线时级联 18 位
- 级联 64 位输出总线，无需外部逻辑支持即可将输出结果从一个块传播到下一个块
- 在 19 位和 27 位模式下支持对称滤波器的硬预加器
- 用于滤波器实施的 18 位和 27 位模式的内部系数寄存器组
- 具有分布式输出加法器的 18 位和 27 位收缩有限脉冲响应 (FIR) 滤波器
入门
本章提供了一个一般的结束view Intel FPGA IP 内核设计流程帮助您快速开始使用 Cyclone 10 GX Native Fixed Point DSP IP 内核。 英特尔 FPGA IP 库作为英特尔 Quartus® Prime 安装过程的一部分进行安装。 您可以从库中选择和参数化任何 Intel FPGA IP 核。 Intel 提供了一个集成参数编辑器，允许您自定义 Intel FPGA DSP IP 内核以支持各种应用。 参数编辑器将指导您完成参数值的设置和可选端口的选择。
相关信息
- 英特尔 FPGA IP 内核简介
提供有关所有 Intel FPGA IP 内核的一般信息，包括参数化、生成、升级和仿真 IP 内核。 - 创建独立于版本的 IP 和 Platform Designer（标准）仿真脚本
创建不需要手动更新软件或 IP 版本升级的仿真脚本。 - 项目管理最佳实践
项目和 IP 的有效管理和可移植性指南 files.
Cyclone 10 GX Native Fixed Point DSP IP 内核参数设置
您可以通过使用 Intel Quartus Prime 软件中的参数编辑器指定参数来定制 Cyclone 10 GX Native Fixed Point DSP IP 内核。
操作模式选项卡
| 范围 | IP 生成参数 | 价值 | 描述 |
| 请选择运行模式 | 操作模式 | m18×18_full m18×18_sumof2 m18×18_plus36 m18×18_systolic m27×27 | 选择所需的操作模式。 |
| 乘法器配置 | |||
| 顶部乘数 x 操作数的表示格式 | 有符号的最大 | 有符号 无符号 | 指定顶部乘数 x 操作数的表示格式。 |
| 范围 | IP 生成参数 | 价值 | 描述 |
| 最高乘数 y 操作数的表示格式 | 签名五月 | 有符号 无符号 | 指定顶部乘数 y 操作数的表示格式。 |
| 底部乘数 x 操作数的表示格式 | 签名_mbx | 有符号 无符号 | 指定底部乘数 x 操作数的表示格式。 |
| 底乘数y操作数的表示格式 | 签名_mby | 有符号 无符号 | 指定底部乘数 y 操作数的表示格式。
一律选择 未签名 为了 m18×18_plus36 . |
| 启用“子”端口 | 启用子 | 不 是的 | 选择 是的 使能够
子端口。 |
| 乘法器的寄存器输入“sub” | 子时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用和指定子输入寄存器的输入时钟信号。 |
| 输入级联 | |||
| 为“ay”输入启用输入级联 | ay_use_scan_in | 不 是的 | 选择 是的 为 ay 数据输入启用输入级联模块。
当您使能输入级联模块时，Cyclone 10 GX Native Fixed Point DSP IP 内核使用 scanin 输入信号作为输入而不是 ay 输入信号。 |
| 为“by”输入启用输入级联 | 通过使用扫描输入 | 不 是的 | 选择 是的 通过数据输入启用输入级联模块。
当您使能输入级联模块时，Cyclone 10 GX Native Fixed Point DSP IP 内核使用 ay 输入信号作为输入而不是 by 输入信号。 |
| 启用数据延迟寄存器 | 延迟扫描输出ay | 不 是的 | 选择 是的 在 ay 和 by 输入寄存器之间启用延迟寄存器。
此功能不支持 m18×18_plus36 和 m27x27 操作模式。 |
| 范围 | IP 生成参数 | 价值 | 描述 |
| 通过延迟寄存器使能数据 | 延迟扫描输出依据 | 不 是的 | 选择 是的 通过输入寄存器和扫描输出总线启用延迟寄存器。
此功能不支持 m18×18_plus36 和 m27x27 操作模式。 |
| 启用扫描输出端口 | gui_scanout_enable | 不 是的 | 选择 是的 使能够
扫描输出总线。 |
| 'scanout' 输出总线宽度 | 扫描输出宽度 | 1–27 | 指定宽度
扫描输出总线。 |
| 数据“x”配置 | |||
| 'ax' 输入总线宽度 | 轴宽度 | 1–27 | 指定宽度
轴输入总线。（1) |
| 注册乘法器的输入'ax' | 轴时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用和指定 ax 输入寄存器的输入时钟信号。
如果设置，则 ax 输入寄存器不可用 'ax' 操作数源 到 '系数'. |
| 'bx' 输入总线宽度 | bx_宽度 | 1–18 | 指定宽度
bx 输入总线。（1) |
| 乘法器的寄存器输入“bx” | bx_时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用和指定 bx 输入寄存器的输入时钟信号。
bx 输入寄存器不可用，如果你设置 'bx' 操作数源 到 '系数'. |
| 数据“y”配置 | |||
| 'ay' 或 'scanin' 总线宽度 | ay_scan_in_width | 1–27 | 指定 ay 或 scanin 输入总线的宽度。（1) |
| 乘法器的寄存器输入“ay”或输入“scanin” | ay_scan_in_clock | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用和指定 ay 或 scanin 输入寄存器的输入时钟信号。 |
| 'by' 输入总线宽度 | 按宽度 | 1–19 | 通过输入总线指定宽度。（1) |
| 范围 | IP 生成参数 | 价值 | 描述 |
| 乘法器的寄存器输入“by” | 按时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用和指定 by 或 scanin 的输入时钟信号
输入寄存器.(1) |
| 输出“结果”配置 | |||
| 'resulta' 输出总线宽度 | 结果宽度 | 1–64 | 指定宽度
结果输出总线。 |
| 'resultb' 输出总线宽度 | 结果宽度 | 1–64 | 指定 resultb 输出总线的宽度。 resultb 仅在使用 operation_mode 时可用 m18×18_全. |
| 使用输出寄存器 | 输出时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用并指定 resulta 和 resultb 输出寄存器的输入时钟信号。 |
预加器选项卡
| 范围 | IP 生成参数 | 价值 | 描述 |
| 'ay' 操作数来源 | 操作数_source_may | 输入预加器 | 指定 ay 输入的操作数源。 选择 预加器 为顶级乘法器启用预加器模块。 ay 和 by 操作数源的设置必须相同。 |
| 'by' 操作数源 | 操作数_source_mby | 输入预加器 | 通过输入指定操作数源。 选择 预加器 启用底部乘法器的预加器模块。 ay 和 by 操作数源的设置必须相同。 |
| 将预加器操作设置为减法 | 预加器_减法_a | 不 是的 | 选择 是的 为顶层乘法器指定预加器模块的减法运算。 顶部和底部乘法器的预加器设置必须相同。 |
| 将预加器 b 操作设置为减法 | 预加器_减法_b | 不 是的 | 选择 是的 为底层乘法器指定预加器模块的减法运算。 顶部和底部乘法器的预加器设置必须相同。 |
| 数据“z”配置 | |||
| 'az' 输入总线宽度 | az_宽度 | 1–26 | 指定 az 输入总线的宽度。（1) |
| 乘法器的寄存器输入“az” | az_时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用并指定 az 输入寄存器的输入时钟信号。 ay 和 az 输入寄存器的时钟设置必须相同。 |
| 'bz' 输入总线宽度 | bz_宽度 | 1–18 | 指定 bz 输入总线的宽度。（1) |
| 乘法器的寄存器输入“bz” | bz_时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用和指定 bz 输入寄存器的输入时钟信号。 by 和 bz 输入寄存器的时钟设置必须相同。 |
内部系数选项卡
| 范围 | IP 生成参数 | 价值 | 描述 |
| 'ax' 操作数源 | 操作数源最大 | 输入 系数 | 指定 ax 输入总线的操作数源。 选择 系数 启用顶部乘法器的内部系数模块。
选择 不 为了 注册乘法器的输入'ax' 启用内部系数功能时的参数。 |
| 范围 | IP 生成参数 | 价值 | 描述 |
| ax 和 bx 操作数源的设置必须相同。 | |||
| 'bx' 操作数源 | 操作数_source_mbx | 输入 系数 | 指定 bx 输入总线的操作数源。 选择 系数 启用顶部乘法器的内部系数模块。
选择 不 为了 乘法器的寄存器输入“bx” 启用内部系数功能时的参数。 ax 和 bx 操作数源的设置必须相同。 |
| 'coefsel' 输入寄存器配置 | |||
| 乘法器的寄存器输入“coefsela” | coef_sel_a_clock | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用并指定 coefsela 输入寄存器的输入时钟信号。 |
| 乘法器的寄存器输入“coefselb” | coef_sel_b_时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用并指定 coefselb 输入寄存器的输入时钟信号。 |
| 系数存储配置 | |||
| coef_a_0–7 | coef_a_0–7 | 整数 | 指定 ax 输入总线的系数值。
对于 18 位操作模式，最大输入值为 218-1。对于 27 位操作，最大值为 227-1。 |
| coef_b_0–7 | coef_b_0–7 | 整数 | 指定 bx 输入总线的系数值。 |
累加器/输出级联选项卡
| 范围 | IP 生成参数 | 价值 | 描述 |
| 启用“累积”端口 | 启用_累积 | 不 是的 | 选择 是的 使能够
蓄能器端口。 |
| 启用“否定”端口 | 启用_否定 | 不 是的 | 选择 是的 使能够
否定端口。 |
| 启用“loadconst”端口 | 启用负载常量 | 不 是的 | 选择 是的 使能够
加载常量端口。 |
| 累加器的寄存器输入“accumulate” | 累积时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0 , 时钟1， 或者 时钟2 启用和指定累加输入寄存器的输入时钟信号。 |
| 范围 | IP 生成参数 | 价值 | 描述 |
| 注册累加器的输入“loadconst” | 加载常量时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用和指定 loadconst 输入寄存器的输入时钟信号。 |
| 加法器单元的寄存器输入“取反” | 否定时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用和指定负输入寄存器的输入时钟信号。 |
| 启用双累加器 | 启用_double_accum | 不 是的 | 选择 是的 启用双累加器功能。 |
| N 预置常数值 | 加载常量值 | 0 – 63 | 指定预设常数值。
这个值可以是 2N 在哪里 N 是预设的常数值。 |
| 启用 chainin 端口 | 使用链加器 | 不 是的 | 选择 是的 启用输出级联模块和 chainin 输入总线。
不支持输出级联功能 m18×18_全 操作模式。 |
| 启用 chainout 端口 | gui_chainout_enable | 不 是的 | 选择 是的 启用 chainout 输出总线。 不支持输出级联功能
m18×18_全 操作模式。 |
流水线选项卡
| 范围 | IP 生成参数 | 价值 | 描述 |
| 将输入流水线寄存器添加到输入数据信号 (x/y/z/coefsel) | 输入管道时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用和指定 x、y、z、coefsela 和 coefselb 流水线输入寄存器的输入时钟信号。 |
| 将输入流水线寄存器添加到“子”数据信号 | 子管道时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用和指定子流水线输入寄存器的输入时钟信号。 (2) |
| 将输入流水线寄存器添加到“累积”数据信号 | 累积管道时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用和指定累积流水线输入寄存器的输入时钟信号。（2) |
| 将输入流水线寄存器添加到“loadconst”数据信号 | load_const_pipeline_clock | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用和指定 loadconst 流水线输入寄存器的输入时钟信号。（2) |
| 将输入流水线寄存器添加到“否定”数据信号 | 否定流水线时钟 | 不 时钟 0 时钟 1 时钟 2 | 选择 时钟0, 时钟1， 或者 时钟2 启用和指定负流水线输入寄存器的输入时钟信号。（2) |
每个操作模式的最大输入数据宽度
您可以按照表中指定的方式自定义 x、y 和 z 输入的数据宽度。
动态控制信号的所有流水线输入寄存器必须具有相同的时钟设置。
| 操作模式 | 最大输入数据宽度 | |||||
| ax | ay | az | bx | by | bz | |
| 没有预加器或内部系数 | ||||||
| m18×18_全 | 18（签名）
18 （无符号） |
19（签名）
18（无符号） |
未使用 | 18（签名）
18 （无符号） |
19（签名）
18 （无符号） |
未使用 |
| m18×18_sumof2 | ||||||
| m18×18_收缩压 | ||||||
| m18×18_plus36 | ||||||
| 米27×27 | 27（签名）
27（无符号） |
未使用 | ||||
| 仅具有预加器功能 | ||||||
| m18×18_全 | 18（签名）
18（无符号） |
|||||
| m18×18_sumof2 | ||||||
| m18×18_收缩压 | ||||||
| 米27×27 | 27（签名）
27 （无符号） |
26（签名）
26（无符号） |
未使用 | |||
| 仅具有内部系数功能 | ||||||
| m18×18_全 | 未使用 | 19（签名）
18（无符号） |
未使用 | 19（签名）
18 （无符号） |
未使用 | |
| m18×18_sumof2 | ||||||
| m18×18_收缩压 | ||||||
| 米27×27 | 27（签名）
27（无符号） |
未使用 | ||||
功能描述
Cyclone 10 GX Native Fixed Point DSP IP 内核由 2 种架构组成； 18 × 18 乘法和 27 × 27 乘法。 Cyclone 10 GX Native Fixed Point DSP IP 内核的每个实例仅生成 1 种架构中的一种，具体取决于所选的操作模式。 您可以为您的应用程序启用可选模块。
相关信息
英特尔 Cyclone 10 GX 设备章节中的可变精度 DSP 模块，英特尔 Cyclone 10 GX 核心架构和通用 I/O 手册。
操作模式
Cyclone 10 GX Native Fixed Point DSP IP 内核支持 5 种操作模式：
- 18 × 18 全模式
- 18 × 18 2模之和
- 18 × 18 Plus 36 模式
- 18 × 18 收缩模式
- 27 × 27 模式
18 × 18 全模式
当配置为 18 × 18 全模式时，Cyclone 10 GX 原生定点 DSP IP 内核作为两个独立的 18（有符号/无符号）× 19（有符号）或 18
（有符号/无符号）× 18（无符号）乘法器，带 37 位输出。 此模式应用以下等式：
- 结果 = ax * ay
- 结果b = bx * by
18 × 18 全模架构
18 × 18 2模之和
在 18 × 18 Sum of 2 模式下，Cyclone 10 GX Native Fixed Point DSP IP core 启用顶部和底部乘法器，并通过 2 个乘法器之间的加法或减法生成结果。 子动态控制信号控制加法器进行加法或减法运算。 当您启用累加器/输出级联时，Cyclone 10 GX Native Fixed Point DSP IP 内核的结果输出宽度可以支持高达 64 位。 此模式应用 resulta =[±(ax * ay) + (bx * by)] 等式。
18 × 18 Sum of 2 Mode 架构
18 × 18 Plus 36 模式
当配置为 18 × 18 Plus 36 模式时，Cyclone 10 GX Native Fixed Point DSP IP 内核仅启用顶层乘法器。 此模式应用 resulta = (ax * ay) + concatenate(bx[17:0],by[17:0]) 等式。
18 × 18 Plus 36 模式架构
使用此模式时，必须将底部乘数 y 操作数的表示格式设置为无符号。 当输入总线在此模式下小于 36 位时，您需要提供必要的带符号扩展来填充 36 位输入。
在 36 × 18 Plus 18 模式下使用少于 36 位的操作数
这个前任amp文件显示了如何配置 Cyclone 10 GX Native Fixed Point DSP IP 内核以使用 18 × 18 Plus 36 操作模式，带符号的 12 位输入数据 101010101010（二进制）而不是 36 位操作数。
- 将底部乘数 x 操作数的表示格式设置为有符号。
- 将底部乘数 y 操作数的表示格式设置为无符号。
- 将“bx”输入总线宽度设置为 18。
- 将“by”输入总线宽度设置为 18。
- 向 bx 输入总线提供 '111111111111111111' 的数据。
- 通过输入总线提供'111111101010101010'的数据。
18 × 18 收缩模式
在 18 × 18 脉动操作模式下，Cyclone 10 GX Native Fixed Point DSP IP 内核启用顶部和底部乘法器、用于顶部乘法器的输入脉动寄存器和用于输入信号链的链脉动寄存器。 当您启用输出级联时，此模式支持 resulta 输出宽度为 44 位。 当您启用无输出级联的累加器功能时，您可以将结果输出宽度配置为 64 位。
18 × 18 脉动模式架构
27 × 27 模式
当配置为 27 × 27 模式时，Cyclone 10 GX 原生定点 DSP IP 内核启用 27（有符号/无符号）× 27（有符号/无符号）乘法器。 在启用累加器/输出级联的情况下，输出总线最多可支持 64 位。 此模式应用 resulta = ax * ay 等式。
27 × 27 模式架构
可选模块
Cyclone 10 GX Native Fixed Point DSP IP Core 中可用的可选模块有：
- 输入级联
- 预加器
- 内部系数
- 累加器和输出级联
- 流水线寄存器
输入级联
ay 和输入总线支持输入级联功能。 当您将 Enable input cascade for 'ay' input 设置为 Yes 时，Cyclone 10 GX Native Fixed Point DSP IP 内核将从扫描输入信号而不是 ay 输入总线获取输入。 当您将 Enable input cascade for 'by' input 设置为 Yes 时，Cyclone 10 GX Native Fixed Point DSP IP 内核将从 ay 输入总线而不是 by 输入总线获取输入。
建议在为应用程序的正确性启用输入级联时启用 ay 和/或 by 的输入寄存器。
您可以启用延迟寄存器以匹配输入寄存器和输出寄存器之间的延迟要求。 内核中有2个延迟寄存器。 顶部延迟寄存器用于 ay 或扫描输入端口，而底部延迟寄存器用于扫描输出端口。 这些延迟寄存器在 18 × 18 全模式、18 × 18 2 模式和 18 × 18 脉动模式中受支持。
预加器
预加器可以配置为以下配置：
- 两个独立的 18 位（有符号/无符号）预加器。
- 一个 26 位预加器。
在 18 × 18 乘法模式下启用预加器时，ay 和 az 用作顶部预加器的输入总线，而 by 和 bz 用作底部预加器的输入总线。 当您在 27 × 27 乘法模式下启用预加器时，ay 和 az 用作预加器的输入总线。 预加器支持加法和减法运算。 当使用同一个 DSP 模块中的两个预加器时，它们必须共享相同的操作类型（加法或减法）。
内部系数
内部系数在 18 位和 27 位模式下最多可支持 XNUMX 个常数系数作为被乘数。 当您启用内部系数功能时，将生成两个输入总线来控制系数多路复用器的选择。 coefsela 输入总线用于为顶部乘法器选择预定义系数，而 counse 输入总线用于为底部乘法器选择预定义系数。
内部系数存储不支持动态可控系数值，需要外部系数存储来执行这样的操作。
累加器和输出级联
可以启用累加器模块以执行以下操作：
- 加法或减法运算
- 使用常数值 2N 的有偏舍入操作
- 双通道积累
要动态地执行累加器的加法或减法运算，请控制取反输入信号。 对于偏向舍入运算，可以在累加器模块使能前，通过给预置常量的参数N值指定一个整数来指定加载一个预置常量2N。 整数 N 必须小于 64。您可以通过控制 loadconst 信号来动态启用或禁用预设常量的使用。 您可以将此操作用作将轮值主动复用到累加器反馈路径中。 加载成本和累积信号使用是互斥的。
您可以使用参数启用双累加器来启用双累加器寄存器以执行双累加。 累加器模块可以通过启用链接输入端口和链接输出端口来支持链接多个 DSP 模块以进行加法或减法运算。 在 18 × 18 脉动模式下，只有 44 位的链输入总线和链出输出总线将被使用。 但是，输入总线中的所有 64 位链都必须连接到前面 DSP 模块的链出输出总线。
流水线寄存器
Cyclone 10 GX Native Fixed Point DSP IP 内核支持单级流水线寄存器。 流水线寄存器最多支持三个时钟源和一个异步清零信号来复位流水线寄存器。 有五个流水线寄存器：
- 数据输入总线流水线寄存器
- 子动态控制信号流水线寄存器
- 否定动态控制信号流水线寄存器
- 累积动态控制信号流水线寄存器
- loadconst 动态控制流水线寄存器
您可以选择独立启用每个数据输入总线流水线寄存器和动态控制信号流水线寄存器。 但是，所有启用的流水线寄存器必须使用相同的时钟源。
计时方案
Cyclone 10 GX 原生定点 DSP IP 内核中的输入、流水线和输出寄存器支持三个时钟源/使能和两个异步清除。 所有输入寄存器都使用 aclr[0]，所有流水线和输出寄存器都使用 aclr[1]。 每种寄存器类型都可以选择三种时钟源和时钟使能信号之一。 当您将 Cyclone 10 GX Native Fixed Point DSP IP 内核配置为 18 × 18 脉动操作模式时， Intel Quartus Prime 软件会将输入脉动寄存器和链脉动寄存器时钟源设置为与内部输出寄存器相同的时钟源。
当您使能双累加器功能时， Intel Quartus Prime 软件会将双累加器寄存器时钟源设置为与内部输出寄存器相同的时钟源。
时钟方案约束
此选项卡显示您必须为所有寄存器时钟方案应用的约束。
| 健康）状况 | 约束 |
| 启用预加器时 | ay 和 az 输入寄存器的时钟源必须相同。 |
| by 和 bz 输入寄存器的时钟源必须相同。 | |
| 启用流水线寄存器时 | 所有流水线寄存器的时钟源必须相同。 |
| 当任何动态控制信号的输入寄存器 | sub、accumulate、loadconst 和 negate 的输入寄存器的时钟源必须相同。 |
Cyclone 10 GX 原生定点 DSP IP 核信号
下图显示了 Cyclone 10 GX Native Fixed Point DSP IP 内核的输入和输出信号。
Cyclone 10 GX 原生定点 DSP IP 核信号
数据输入信号
| 信号名称 | 类型 | 宽度 | 描述 |
| 斧头[] | 输入 | 27 | 输入数据总线到顶部乘法器。 |
| 啊[] | 输入 | 27 | 输入数据总线到顶部乘法器。
当预加器使能时，这些信号作为输入信号到最上面的预加器。 |
| z[] | 输入 | 26 | 这些信号是顶部预加器的输入信号。
这些信号仅在启用预加器时可用。 这些信号不可用 m18×18_plus36 操作模式。 |
| bx[] | 输入 | 18 | 输入数据总线到底部乘法器。
这些信号不可用 米27×27 操作模式。 |
| 经过[] | 输入 | 19 | 输入数据总线到底部乘法器。
当启用预加器时，这些信号用作底部预加器的输入信号。 这些信号不可用 米27×27 操作模式。 |
| z[] | 输入 | 18 | 这些信号是底部预加器的输入信号。 这些信号仅在启用预加器时可用。 这些信号不可用 米27×27 和 m18×18_plus36 操作模式。 |
数据输出信号
| 信号名称 | 类型 | 宽度 | 解题 |
| 结果[] | 输出 | 64 | 来自顶部乘法器的输出数据总线。
这些信号支持高达 37 位的 m18×18_全 操作模式。 |
| 结果 [] | 输出 | 37 | 来自底部乘法器的输出数据总线。
这些信号仅适用于 m18×18_全 操作模式。 |
时钟、使能和清除信号
| 信号名称 | 类型 | 宽度 | 描述 |
| 时钟[] | 输入 | 3 | 所有寄存器的输入时钟信号。
这些时钟信号仅在任何输入寄存器、流水线寄存器或输出寄存器设置为 时钟0, 时钟1， 或者 时钟2. • 时钟[0] = 时钟0 • 时钟[1] = 时钟1 • 时钟[2] = 时钟2 |
| 埃纳[] | 输入 | 3 | clk[2:0] 的时钟使能。 该信号为高电平有效。
• ena[0] 用于 时钟0 • ena[1] 用于 时钟1 • ena[2] 用于 时钟2 |
| aclr[] | 输入 | 2 | 所有寄存器的异步清零输入信号。 该信号为高电平有效。
使用 访问控制寄存器[0] 对于所有输入寄存器和使用 访问控制寄存器[1] 对于所有流水线寄存器和输出寄存器。 默认情况下，此信号无效。 |
动态控制信号
| 信号名称 | 类型 | 宽度 | 描述 |
| 子 | 输入 | 1 | 将顶部乘法器的输出与底部乘法器的输出相加或相减的输入信号。
• 置低该信号以指定加法运算。 • 置位此信号以指定减法操作。 默认情况下，此信号无效。 您可以在运行时断言或取消断言此信号。（3) |
| 否定 | 输入 | 1 | 输入信号，用 chainin 信号的数据加上或减去顶部和底部乘法器的总和。
• 置低该信号以指定加法运算。 • 置位此信号以指定减法操作。 默认情况下，此信号无效。 您可以在运行时断言或取消断言此信号。（3) |
| 积累 | 输入 | 1 | 启用或禁用累加器功能的输入信号。
• 置低该信号以禁用累加器功能。 • 置位此信号以启用累加器功能。 默认情况下，此信号无效。 您可以在运行时断言或取消断言此信号。（3) |
| 加载常量 | 输入 | 1 | 启用或禁用负载常数功能的输入信号。
• 置低该信号以禁用负载常数功能。 • 置位此信号以启用负载常数功能。 默认情况下，此信号无效。 您可以在运行时断言或取消断言此信号。（3) |
内部系数信号
| 信号名称 | 类型 | 宽度 | 描述 |
| 科夫塞拉[] | 输入 | 3 | 用户为顶层乘法器定义的 8 个系数值的输入选择信号。 系数值存储在内部存储器中并由参数指定 系数_a_0 到 系数_a_7.
• coefsela[2:0] = 000 是指 系数_a_0 • coefsela[2:0] = 001 是指 系数_a_1 • coelsela[2:0] = 010 是指 系数_a_2 • ……等等。 这些信号仅在启用内部系数功能时可用。 |
| 系数[] | 输入 | 3 | 输入用户为底部乘法器定义的 8 个系数值的选择信号。 系数值存储在内部存储器中并由参数指定 系数_b_0 到 系数_b_7.
• coefselb[2:0] = 000 是指 系数_b_0 • coefselb[2:0] = 001 是指 系数_b_1 • coelselb[2:0] = 010 是指 系数_b_2 • ……等等。 这些信号仅在启用内部系数功能时可用。 |
输入级联信号
| 信号名称 | 类型 | 宽度 | 描述 |
| 扫描[] | 输入 | 27 | 输入级联模块的输入数据总线。
将这些信号连接到来自前面 DSP 内核的扫描输出信号。 |
| 扫描[] | 输出 | 27 | 输入级联模块的输出数据总线。
将这些信号连接到下一个 DSP 内核的扫描输入信号。 |
输出级联信号
| 信号名称 | 类型 | 宽度 | 描述 |
| 链接[] | 输入 | 64 | 输出级联模块的输入数据总线。
将这些信号连接到来自前面 DSP 内核的 chainout 信号。 |
| 链接[] | 输出 | 64 | 输出级联模块的输出数据总线。
将这些信号连接到下一个 DSP 内核的 chainin 信号。 |
Cyclone 10 GX 原生定点 DSP IP 内核用户指南的文档修订历史
| 日期 | 版本 | 更改 |
| 2017 年 XNUMX 月 | 2017.11.06 | 初始版本。 |
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文件/资源
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英特尔 UG-20094 Cyclone 10 GX 本机定点 DSP IP 内核 [pdf] 用户指南 UG-20094 Cyclone 10 GX 原生定点 DSP IP 核, UG-20094, Cyclone 10 GX 原生定点 DSP IP 核, 原生定点 DSP IP 核, 定点 DSP IP 核, DSP IP 核 |
