intel UG-20094 Cyclone 10 GX Inti IP DSP Titik Tetap Asli
Panduan Pengguna Intel® Cyclone® 10 GX Native Fixed Point DSP IP Core
Intel Cyclone® 10 GX Native Fixed Point DSP IP core memberi contoh dan mengontrol satu blok Intel Cyclone 10 GX Variable Precision Digital Signal Processing (DSP). Inti IP DSP Titik Tetap Native Cyclone 10 GX hanya tersedia untuk perangkat Intel Cyclone 10 GX.
Cyclone 10 GX Native Fixed Point DSP IP Diagram Blok Fungsional Inti
Informasi Terkait
Pengenalan Intel FPGA IP Cores.
Fitur Inti IP DSP Titik Tetap Asli Cyclone 10 GX
Inti IP DSP Titik Tetap Asli Cyclone 10 GX mendukung fitur-fitur berikut:
- Operasi perkalian berperforma tinggi, optimal daya, dan terdaftar penuh
- Panjang kata 18-bit dan 27-bit
- Dua pengganda 18 × 19 atau satu pengganda 27 × 27 per blok DSP
- Penambahan, pengurangan, dan register akumulasi ganda 64-bit bawaan untuk menggabungkan hasil perkalian
- Cascading 19-bit atau 27-bit saat pre-adder dinonaktifkan dan cascading 18-bit saat pre-adder digunakan untuk membentuk garis tap-delay untuk aplikasi pemfilteran
- Cascading bus keluaran 64-bit untuk menyebarkan hasil keluaran dari satu blok ke blok berikutnya tanpa dukungan logika eksternal
- Hard pre-adder didukung dalam mode 19-bit dan 27-bit untuk filter simetris
- Bank register koefisien internal dalam mode 18-bit dan 27-bit untuk implementasi filter
- Filter respons impuls terbatas (FIR) sistolik 18-bit dan 27-bit dengan penambah keluaran terdistribusi
Memulai
Bab ini memberikan gambaran umumview alur desain inti Intel FPGA IP untuk membantu Anda memulai dengan cepat inti IP DSP Cyclone 10 GX Native Fixed Point. Perpustakaan Intel FPGA IP diinstal sebagai bagian dari proses instalasi Intel Quartus® Prime. Anda dapat memilih dan membuat parameter inti Intel FPGA IP apa pun dari pustaka. Intel menyediakan editor parameter terintegrasi yang memungkinkan Anda menyesuaikan inti IP Intel FPGA DSP untuk mendukung beragam aplikasi. Editor parameter memandu Anda melalui pengaturan nilai parameter dan pemilihan port opsional.
Informasi Terkait
- Pengantar Intel FPGA IP Cores
Memberikan informasi umum tentang semua inti IP Intel FPGA, termasuk parameterisasi, pembuatan, peningkatan, dan simulasi inti IP. - Membuat Skrip Simulatio IP dan Perancang Platform (Standar) Versi-Independen
Buat skrip simulasi yang tidak memerlukan pembaruan manual untuk perangkat lunak atau peningkatan versi IP. - Praktik Terbaik Manajemen Proyek
Pedoman untuk manajemen yang efisien dan portabilitas proyek dan IP Anda files.
Cyclone 10 GX Native Fixed Point Pengaturan Parameter Inti IP DSP
Anda dapat menyesuaikan inti IP DSP Cyclone 10 GX Native Fixed Point dengan menentukan parameter menggunakan editor parameter di perangkat lunak Intel Quartus Prime.
Tab Mode Operasi
| Parameter | Parameter yang Dihasilkan IP | Nilai | Keterangan |
| Silakan pilih mode operasi | mode operasi | m18×18_full m18×18_sumof2 m18×18_plus36 m18×18_systolic m27×27 | Pilih mode operasional yang diinginkan. |
| Konfigurasi Pengganda | |||
| Format representasi untuk operan x pengali teratas | bertanda_maks | ditandatangani tidak ditandatangani | Tentukan format representasi untuk operan x pengali teratas. |
| Parameter | Parameter yang Dihasilkan IP | Nilai | Keterangan |
| Format representasi untuk operan y pengali teratas | ditandatangani_may | ditandatangani tidak ditandatangani | Tentukan format representasi untuk operan y pengali teratas. |
| Format representasi untuk operan x pengali bawah | ditandatangani_mbx | ditandatangani tidak ditandatangani | Tentukan format representasi untuk operan x pengali bawah. |
| Format representasi untuk operan y pengganda bawah | ditandatangani_mby | ditandatangani tidak ditandatangani | Tentukan format representasi untuk operan y pengali bawah.
Selalu pilih tidak ditandatangani untuk m18×18_plus36 . |
| Aktifkan port 'sub' | aktifkan_sub | TIDAK Ya | Memilih Ya untuk mengaktifkan
sub pelabuhan. |
| Daftarkan input 'sub' dari pengali | sub_jam | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register sub input. |
| Kaskade Masukan | |||
| Aktifkan kaskade input untuk input 'ay' | ay_use_scan_in | TIDAK Ya | Memilih Ya untuk mengaktifkan modul kaskade input untuk setiap input data.
Saat Anda mengaktifkan modul kaskade input, inti IP DSP Cyclone 10 GX Native Fixed Point menggunakan sinyal input pemindaian sebagai input, bukan sinyal input apa pun. |
| Aktifkan kaskade input untuk input 'oleh' | oleh_use_scan_in | TIDAK Ya | Memilih Ya untuk mengaktifkan modul kaskade input untuk input data.
Saat Anda mengaktifkan modul kaskade input, inti IP DSP Cyclone 10 GX Native Fixed Point menggunakan sinyal input ay sebagai input, bukan sebagai sinyal input. |
| Aktifkan data ay daftar tunda | tunda_scan_out_ay | TIDAK Ya | Memilih Ya untuk mengaktifkan register penundaan antara register input ay dan by.
Fitur ini tidak didukung di m18×18_plus36 Dan m27x27 modus operasional. |
| Parameter | Parameter yang Dihasilkan IP | Nilai | Keterangan |
| Aktifkan data dengan register tunda | delay_scan_out_by | TIDAK Ya | Memilih Ya untuk mengaktifkan register penundaan antara register input dan bus output scanout.
Fitur ini tidak didukung di m18×18_plus36 Dan m27x27 modus operasional. |
| Aktifkan port pemindaian | gui_scanout_enable | TIDAK Ya | Memilih Ya untuk mengaktifkan
bus keluaran pemindaian. |
| lebar bus keluaran 'scanout' | scan_out_width | 1–27 | Tentukan lebar dari
bus keluaran pemindaian. |
| Konfigurasi Data 'x' | |||
| lebar bus input 'ax' | ax_width | 1–27 | Tentukan lebar dari
bus masukan kapak.(1) |
| Daftarkan masukan 'ax' dari pengali | ax_clock | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input ax.
register input ax tidak tersedia jika Anda mengatur sumber operan 'ax' ke 'kof'. |
| lebar bus input 'bx' | bx_width | 1–18 | Tentukan lebar dari
bus masukan bx.(1) |
| Daftarkan input 'bx' dari pengali | bx_clock | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input bx.
register input bx tidak tersedia jika Anda mengatur sumber operan 'bx' ke 'kof'. |
| Konfigurasi Data 'y' | |||
| lebar bus 'ay' atau 'scanin' | ay_scan_in_width | 1–27 | Tentukan lebar bus input ay atau scanin.(1) |
| Daftarkan input 'ay' atau input 'scanin' dari pengali | ay_scan_in_clock | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input ay atau scanin. |
| lebar bus input 'oleh' | menurut_lebar | 1–19 | Tentukan lebar dari input bus.(1) |
| Parameter | Parameter yang Dihasilkan IP | Nilai | Keterangan |
| Daftarkan masukan 'oleh' dari pengali | jam_jam | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal jam masukan untuk by atau scanin
daftar masukan.(1) |
| Output 'hasil' Konfigurasi | |||
| lebar bus keluaran 'hasil' | hasil_a_width | 1–64 | Tentukan lebar dari
hasil bus keluaran. |
| lebar bus keluaran 'resultb' | hasil_b_width | 1–64 | Tentukan lebar bus keluaran resultb. resultb hanya tersedia saat menggunakan mode_operasi m18×18_penuh. |
| Gunakan register keluaran | keluaran_jam | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register output resulta dan resultb. |
Tab Pra-penambah
| Parameter | Parameter yang Dihasilkan IP | Nilai | Keterangan |
| sumber operan 'ay' | operand_source_may | penambah masukan | Tentukan sumber operan untuk semua masukan. Pilih preadder untuk mengaktifkan modul pra-penambah untuk pengganda teratas. Pengaturan untuk ay dan by operand source harus sama. |
| 'oleh' sumber operan | operan_source_mby | penambah masukan | Tentukan sumber operan untuk by input. Pilih preadder untuk mengaktifkan modul pra-penambah untuk pengali bawah. Pengaturan untuk ay dan by operand source harus sama. |
| Setel operasi pra-penjumlahan ke pengurangan | preadder_subtract_a | TIDAK Ya | Memilih Ya untuk menentukan operasi pengurangan untuk modul pra-penambah untuk pengali atas. Pengaturan pra-penambah untuk pengali atas dan bawah harus sama. |
| Setel operasi pra-penjumlahan b ke pengurangan | preadder_subtract_b | TIDAK Ya | Memilih Ya untuk menentukan operasi pengurangan untuk modul pra-penambah untuk pengali bawah. Pengaturan pra-penambah untuk pengali atas dan bawah harus sama. |
| Konfigurasi Data 'z' | |||
| lebar bus input 'az' | az_width | 1–26 | Tentukan lebar bus input az.(1) |
| Daftarkan input 'az' dari pengali | az_clock | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input az. Pengaturan jam untuk register input ay dan az harus sama. |
| lebar bus input 'bz' | bz_width | 1–18 | Tentukan lebar bus masukan bz.(1) |
| Daftarkan input 'bz' dari pengali | bz_clock | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input bz. Pengaturan jam untuk register input by dan bz harus sama. |
Tab Koefisien Internal
| Parameter | Parameter yang Dihasilkan IP | Nilai | Keterangan |
| sumber operan 'ax' | operand_source_max | masukan koefisien | Tentukan sumber operan untuk bus input ax. Pilih koefisien untuk mengaktifkan modul koefisien internal untuk pengali teratas.
Memilih TIDAK untuk Daftarkan masukan 'ax' dari pengali parameter saat Anda mengaktifkan fitur koefisien internal. |
| Parameter | Parameter yang Dihasilkan IP | Nilai | Keterangan |
| Pengaturan untuk sumber operan ax dan bx harus sama. | |||
| sumber operan 'bx' | operan_source_mbx | masukan koefisien | Tentukan sumber operan untuk bus input bx. Pilih koefisien untuk mengaktifkan modul koefisien internal untuk pengali teratas.
Memilih TIDAK untuk Daftarkan input 'bx' dari pengali parameter saat Anda mengaktifkan fitur koefisien internal. Pengaturan untuk sumber operan ax dan bx harus sama. |
| Konfigurasi Register Masukan 'coefsel' | |||
| Daftarkan masukan 'coefsela' dari pengali | coef_sel_a_clock | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input coefsela. |
| Daftarkan input 'coefselb' dari pengali | coef_sel_b_jam | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input coefselb. |
| Konfigurasi Penyimpanan Koefisien | |||
| koefisien_a_0–7 | koefisien_a_0–7 | Bilangan bulat | Tentukan nilai koefisien untuk bus input ax.
Untuk mode operasi 18-bit, nilai input maksimum adalah 218 – 1. Untuk operasi 27-bit, nilai maksimumnya adalah 227 – 1. |
| koefisien_b_0–7 | koefisien_b_0–7 | Bilangan bulat | Tentukan nilai koefisien untuk bus input bx. |
Tab Kaskade Akumulator/Keluaran
| Parameter | Parameter yang Dihasilkan IP | Nilai | Keterangan |
| Aktifkan port 'akumulasi' | aktifkan_akumulasi | TIDAK Ya | Memilih Ya untuk mengaktifkan
pelabuhan akumulator. |
| Aktifkan port 'negasi' | aktifkan_negasi | TIDAK Ya | Memilih Ya untuk mengaktifkan
meniadakan pelabuhan. |
| Aktifkan port 'loadconst' | aktifkan_loadconst | TIDAK Ya | Memilih Ya untuk mengaktifkan
port loadconst. |
| Daftarkan input 'akumulasi' dari akumulator | menumpuk_jam | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0 , Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input terakumulasi. |
| Parameter | Parameter yang Dihasilkan IP | Nilai | Keterangan |
| Daftarkan input 'loadconst' akumulator | load_const_clock | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input loadconst. |
| Daftarkan input 'negate' dari unit penambah | negasi_jam | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input negasi. |
| Aktifkan akumulator ganda | aktifkan_gandakan_akumulasi | TIDAK Ya | Memilih Ya untuk mengaktifkan fitur akumulator ganda. |
| N nilai konstanta preset | load_const_value | 0 – 63 | Tentukan nilai konstanta preset.
Nilai ini bisa 2N Di mana N adalah nilai konstanta preset. |
| Aktifkan port berantai | gunakan_chainadder | TIDAK Ya | Memilih Ya untuk mengaktifkan modul kaskade keluaran dan bus masukan berantai.
Fitur kaskade keluaran tidak didukung di m18×18_penuh mode operasi. |
| Aktifkan port rantai keluar | gui_chainout_enable | TIDAK Ya | Memilih Ya untuk mengaktifkan bus output chainout. Fitur kaskade keluaran tidak didukung di
m18×18_penuh mode operasi. |
Tab Pipa
| Parameter | Parameter yang Dihasilkan IP | Nilai | Keterangan |
| Tambahkan register pipa input ke sinyal data input (x/y/z/coefsel) | input_pipeline_clock | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input pipa x, y, z, coefsela dan coefselb. |
| Tambahkan register pipa input ke sinyal data 'sub' | sub_pipeline_clock | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input sub pipa. (2) |
| Tambahkan register pipa input ke sinyal data 'akumulasi' | accum_pipeline_clock | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input pipa akumulasi.(2) |
| Tambahkan register pipa input ke sinyal data 'loadconst' | load_const_pipeline_clock | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input pipa loadconst.(2) |
| Tambahkan register pipa input ke sinyal data 'negate' | negate_pipeline_clock | TIDAK Jam0 Jam1 Jam2 | Memilih Jam0, Jam1, atau Jam2 untuk mengaktifkan dan menentukan sinyal clock input untuk register input pipa negasi.(2) |
Lebar Data Input Maksimum Per Mode Operasi
Anda dapat menyesuaikan lebar data untuk input x, y, dan z sebagaimana ditentukan dalam tabel.
Semua register input pipa untuk sinyal kontrol dinamis harus memiliki pengaturan jam yang sama.
| Mode Operasi | Lebar Data Masukan Maksimum | |||||
| ax | ay | az | bx | by | bz | |
| Tanpa Pre-adder atau Koefisien Internal | ||||||
| m18×18_penuh | 18 (ditandatangani)
18 (tidak ditandatangani) |
19 (ditandatangani)
18 (tidak ditandatangani) |
Tidak digunakan | 18 (ditandatangani)
18 (tidak ditandatangani) |
19 (ditandatangani)
18 (tidak ditandatangani) |
Tidak digunakan |
| m18×18_jumlah2 | ||||||
| m18×18_sistolik | ||||||
| m18×18_plus36 | ||||||
| m27×27 | 27 (ditandatangani)
27 (tidak ditandatangani) |
Tidak digunakan | ||||
| Dengan Fitur Pre-adder Saja | ||||||
| m18×18_penuh | 18 (ditandatangani)
18 (tidak ditandatangani) |
|||||
| m18×18_jumlah2 | ||||||
| m18×18_sistolik | ||||||
| m27×27 | 27 (ditandatangani)
27 (tidak ditandatangani) |
26 (ditandatangani)
26 (tidak ditandatangani) |
Tidak digunakan | |||
| Dengan Fitur Koefisien Internal Saja | ||||||
| m18×18_penuh | Tidak digunakan | 19 (ditandatangani)
18 (tidak ditandatangani) |
Tidak digunakan | 19 (ditandatangani)
18 (tidak ditandatangani) |
Tidak digunakan | |
| m18×18_jumlah2 | ||||||
| m18×18_sistolik | ||||||
| m27×27 | 27 (ditandatangani)
27 (tidak ditandatangani) |
Tidak digunakan | ||||
Deskripsi Fungsional
Inti IP DSP Cyclone 10 GX Native Fixed Point terdiri dari 2 arsitektur; perkalian 18 × 18 dan perkalian 27 × 27. Setiap instantiasi inti IP DSP Cyclone 10 GX Native Fixed Point hanya menghasilkan 1 dari 2 arsitektur tergantung pada mode operasional yang dipilih. Anda dapat mengaktifkan modul opsional untuk aplikasi Anda.
Informasi Terkait
Blok DSP Presisi Variabel dalam bab Perangkat Intel Cyclone 10 GX, Fabric Inti Intel Cyclone 10 GX, dan Buku Panduan I/O Tujuan Umum.
Mode Operasional
Inti IP DSP Cyclone 10 GX Native Fixed Point mendukung 5 mode operasional:
- Mode Penuh 18 × 18
- Jumlah 18 Mode 18 × 2
- Mode 18 × 18 Plus 36
- Mode Sistolik 18 × 18
- Mode 27 × 27
Mode Penuh 18 × 18
Saat dikonfigurasi sebagai mode penuh 18 × 18, inti IP DSP Titik Tetap Cyclone 10 GX Native beroperasi sebagai dua independen 18 (bertanda tangan/tidak bertanda tangan) × 19 (bertanda tangan) atau 18
(bertanda/tidak bertanda) × 18 (tidak bertanda) dengan keluaran 37-bit. Mode ini menerapkan persamaan berikut:
- resulta = kapak * ay
- resultb = bx * oleh
Arsitektur Mode Penuh 18 × 18
Jumlah 18 Mode 18 × 2
Dalam 18 × 18 Sum of 2 mode, inti IP DSP Cyclone 10 GX Native Fixed Point memungkinkan pengganda atas dan bawah dan menghasilkan hasil dari penambahan atau pengurangan antara 2 pengganda. Sinyal kontrol sub-dinamis mengontrol penambah untuk melakukan operasi penambahan atau pengurangan. Lebar output yang dihasilkan dari inti IP DSP Cyclone 10 GX Native Fixed Point dapat mendukung hingga 64 bit saat Anda mengaktifkan kaskade akumulator/output. Mode ini menggunakan persamaan resulta =[±(ax * ay) + (bx * by)].
Jumlah 18 × 18 dari 2 Arsitektur Mode
Mode 18 × 18 Plus 36
Saat dikonfigurasi sebagai mode 18 × 18 Plus 36, inti IP DSP Titik Tetap Cyclone 10 GX Native hanya mengaktifkan pengganda teratas. Mode ini menggunakan persamaan resulta = (ax * ay) + concatenate(bx[17:0],by[17:0]).
Arsitektur Mode 18 × 18 Plus 36
Anda harus menyetel format Representasi untuk pengganda bawah y operan menjadi tidak ditandatangani saat menggunakan mode ini. Ketika bus input kurang dari 36-bit dalam mode ini, Anda diminta untuk menyediakan ekstensi bertanda tangan yang diperlukan untuk mengisi input 36-bit.
Menggunakan Operan Kurang Dari 36-bit Dalam Mode 18 × 18 Plus 36
Mantan iniample menunjukkan cara mengonfigurasi inti IP DSP Titik Tetap Asli Cyclone 10 GX untuk menggunakan mode operasional 18 × 18 Plus 36 dengan input data 12-bit bertanda 101010101010 (biner) alih-alih operan 36-bit.
- Setel format Representasi untuk pengali bawah x operan: menjadi ditandatangani.
- Setel format Representasi untuk pengganda bawah y operand: menjadi unsigned.
- Setel lebar bus input 'bx' ke 18.
- Setel lebar bus input 'oleh' ke 18.
- Berikan data '111111111111111111' ke bus input bx.
- Berikan data '111111101010101010' ke bus input.
Mode Sistolik 18 × 18
Dalam mode operasional sistolik 18 × 18, inti IP DSP Cyclone 10 GX Native Fixed Point mengaktifkan pengganda atas dan bawah, register sistolik input untuk pengganda atas, dan register sistolik rantai untuk rantai dalam sinyal input. Saat Anda mengaktifkan kaskade keluaran, mode ini mendukung lebar keluaran 44 bit. Saat Anda mengaktifkan fitur akumulator tanpa kaskade keluaran, Anda dapat mengonfigurasi lebar keluaran hasil menjadi 64 bit.
Arsitektur Mode Sistolik 18 × 18
Mode 27 × 27
Saat dikonfigurasi sebagai mode 27 × 27, inti IP DSP Titik Tetap Cyclone 10 GX Native memungkinkan pengali 27(bertanda/tidak bertanda) × 27(bertanda/tidak bertanda). Bus output dapat mendukung hingga 64 bit dengan kaskade akumulator/output diaktifkan. Mode ini menggunakan persamaan resulta = ax * ay.
Arsitektur Mode 27 × 27
Modul Pilihan
Modul opsional yang tersedia di Cyclone 10 GX Native Fixed Point DSP IP Core adalah:
- Kaskade masukan
- Pra-penambah
- Koefisien Internal
- Kaskade akumulator dan keluaran
- Register pipa
Kaskade Masukan
Fitur kaskade input didukung pada ay dan bus input. Saat Anda menyetel Aktifkan kaskade input untuk input 'ay' ke Ya, inti IP DSP Titik Tetap Cyclone 10 GX Native akan mengambil input dari sinyal input pemindaian alih-alih bus input ay. Saat Anda menyetel Aktifkan kaskade input untuk input 'oleh' ke Ya, inti IP DSP Titik Tetap Cyclone 10 GX Native akan menerima input dari bus input ay, bukan dari bus input.
Direkomendasikan untuk mengaktifkan register input untuk ay dan/atau by kapan pun kaskade input diaktifkan untuk kebenaran aplikasi.
Anda dapat mengaktifkan register penundaan agar sesuai dengan persyaratan latensi antara register input dan register output. Ada 2 register penundaan di inti. Register tunda atas digunakan untuk port input ay atau scan-in sedangkan register tunda bawah digunakan untuk port output scanout. Register penundaan ini didukung dalam mode penuh 18 × 18, jumlah 18 mode 18 × 2, dan mode sistolik 18 × 18.
Pra-penambah
Pre-adder dapat dikonfigurasi dalam konfigurasi berikut:
- Dua pre-adder 18-bit (bertanda/tidak bertanda) independen.
- Satu pra-penambah 26-bit.
Saat Anda mengaktifkan pra-penambah dalam mode perkalian 18 × 18, ay dan az digunakan sebagai bus masukan ke pra-penambah atas sementara by dan bz digunakan sebagai bus masukan ke pra-penambah bawah. Saat Anda mengaktifkan pra-penambah dalam mode perkalian 27 × 27, ay dan az digunakan sebagai bus input ke pra-penambah. Pre-adder mendukung operasi penjumlahan dan pengurangan. Saat kedua pra-penambah dalam blok DSP yang sama digunakan, keduanya harus berbagi jenis operasi yang sama (penjumlahan atau pengurangan).
Koefisien Internal
Koefisien internal dapat mendukung hingga delapan koefisien konstan untuk perkalian dalam mode 18-bit dan 27-bit. Saat Anda mengaktifkan fitur koefisien internal, dua bus input untuk mengontrol pemilihan multiplekser koefisien akan dihasilkan. Bus input coefsela digunakan untuk memilih koefisien yang telah ditentukan untuk pengali atas dan bus input penasihat digunakan untuk memilih koefisien yang telah ditentukan untuk pengali bawah.
Penyimpanan koefisien internal tidak mendukung nilai koefisien yang dapat dikontrol secara dinamis dan penyimpanan koefisien eksternal diperlukan untuk melakukan operasi semacam itu.
Kaskade Akumulator dan Keluaran
Modul akumulator dapat diaktifkan untuk melakukan operasi berikut:
- Operasi penjumlahan atau pengurangan
- Operasi pembulatan bias menggunakan nilai konstanta 2N
- Akumulasi saluran ganda
Untuk melakukan operasi penjumlahan atau pengurangan akumulator secara dinamis, kendalikan sinyal input negasi. Untuk operasi pembulatan bias, Anda dapat menentukan dan memuat konstanta preset 2N sebelum modul akumulator diaktifkan dengan menentukan bilangan bulat ke nilai parameter N dari konstanta preset. Bilangan bulat N harus kurang dari 64. Anda dapat mengaktifkan atau menonaktifkan penggunaan konstanta preset secara dinamis dengan mengontrol sinyal loadconst. Anda dapat menggunakan operasi ini sebagai muxing aktif dari nilai putaran ke jalur umpan balik akumulator. Biaya yang dimuat dan akumulasi penggunaan sinyal saling eksklusif.
Anda dapat mengaktifkan register akumulator ganda menggunakan parameter Aktifkan akumulator ganda untuk melakukan akumulasi ganda. Modul akumulator dapat mendukung rangkaian beberapa blok DSP untuk operasi penambahan atau pengurangan dengan mengaktifkan port input rangkaian dan port keluaran rangkaian. Dalam mode sistolik 18 × 18, hanya 44-bit dari bus input rantai dan bus output rantai keluar yang akan digunakan. Namun, semua rantai 64-bit di bus input harus terhubung ke bus output berantai dari blok DSP sebelumnya.
Daftar Pipa
Inti IP DSP Titik Tetap Native Cyclone 10 GX mendukung satu tingkat register saluran pipa. Register pipa mendukung hingga tiga sumber jam dan satu sinyal jernih asinkron untuk mengatur ulang register pipa. Ada lima register pipa:
- register jalur pipa bus input data
- register pipa sinyal kontrol sub dinamis
- meniadakan register pipa sinyal kontrol dinamis
- mengakumulasi register pipa sinyal kontrol dinamis
- register pipa kontrol dinamis loadconst
Anda dapat memilih untuk mengaktifkan setiap register pipa bus input data dan register pipa sinyal kontrol dinamis secara terpisah. Namun, semua register pipa yang diaktifkan harus menggunakan sumber jam yang sama.
Skema Pencatatan Jam Kerja
Register input, pipeline, dan output di inti IP DSP Cyclone 10 GX Native Fixed Point mendukung tiga sumber/pengaktifan jam dan dua pembersihan asinkron. Semua register input menggunakan aclr[0] dan semua register pipeline dan output menggunakan aclr[1]. Setiap jenis register dapat memilih salah satu dari tiga sumber jam dan sinyal pengaktifan jam. Saat Anda mengonfigurasi inti IP DSP Cyclone 10 GX Native Fixed Point ke mode operasi sistolik 18 × 18, perangkat lunak Intel Quartus Prime akan mengatur register sistolik input dan sumber jam register sistolik rantai ke sumber clock yang sama dengan register output secara internal.
Saat Anda mengaktifkan fitur akumulator ganda, perangkat lunak Intel Quartus Prime akan mengatur sumber clock register akumulator ganda ke sumber clock yang sama dengan register output secara internal.
Batasan Skema Pencatatan Jam Kerja
Tab ini menunjukkan batasan yang harus Anda terapkan untuk semua skema pencatatan jam kerja.
| Kondisi | Kendala |
| Saat pra-penambah diaktifkan | Sumber clock untuk register input ay dan az harus sama. |
| Sumber clock untuk register input by dan bz harus sama. | |
| Saat register pipa diaktifkan | Sumber jam untuk semua register pipa harus sama. |
| Ketika salah satu input mendaftar untuk sinyal kontrol dinamis | Sumber jam untuk register input untuk sub, akumulasi, loadconst, dan negasi harus sama. |
Sinyal Inti IP DSP Titik Tetap Asli Topan 10 GX
Gambar berikut menunjukkan sinyal input dan output dari inti IP DSP Cyclone 10 GX Native Fixed Point.
Sinyal Inti IP DSP Titik Tetap Asli Topan 10 GX
Sinyal Masukan Data
| Nama Sinyal | Jenis | Lebar | Keterangan |
| kapak[] | Masukan | 27 | Masukkan bus data ke pengali teratas. |
| ay[] | Masukan | 27 | Masukkan bus data ke pengali teratas.
Saat pra-penambah diaktifkan, sinyal ini disajikan sebagai sinyal input ke pra-penambah teratas. |
| az[] | Masukan | 26 | Sinyal-sinyal ini adalah sinyal input ke pre-adder teratas.
Sinyal ini hanya tersedia saat pra-penambah diaktifkan. Sinyal ini tidak tersedia di m18×18_plus36 modus operasional. |
| bx[] | Masukan | 18 | Masukkan bus data ke pengali bawah.
Sinyal ini tidak tersedia di m27×27 modus operasional. |
| oleh[] | Masukan | 19 | Masukkan bus data ke pengali bawah.
Saat pra-penambah diaktifkan, sinyal ini berfungsi sebagai sinyal input ke pra-penambah bawah. Sinyal ini tidak tersedia di m27×27 modus operasional. |
| BZ[] | Masukan | 18 | Sinyal-sinyal ini adalah sinyal input ke pre-adder bawah. Sinyal ini hanya tersedia saat pra-penambah diaktifkan. Sinyal ini tidak tersedia di m27×27 Dan m18×18_plus36 mode operasional. |
Sinyal Keluaran Data
| Nama Sinyal | Jenis | Lebar | Dekripsi |
| hasil[] | Keluaran | 64 | Keluarkan bus data dari pengganda teratas.
Sinyal-sinyal ini mendukung hingga 37 bit untuk m18×18_penuh modus operasional. |
| hasilb[] | Keluaran | 37 | Output data bus dari pengganda bawah.
Sinyal ini hanya tersedia di m18×18_penuh modus operasional. |
Jam, Aktifkan, dan Hapus Sinyal
| Nama Sinyal | Jenis | Lebar | Keterangan |
| klik [] | Masukan | 3 | Masukan sinyal clock untuk semua register.
Sinyal jam ini hanya tersedia jika salah satu register input, register pipa, atau register output diatur ke Jam0, Jam1, atau Jam2. • clk[0] = Jam0 • clk[1] = Jam1 • clk[2] = Jam2 |
| ya[] | Masukan | 3 | Jam diaktifkan untuk clk[2:0]. Sinyal ini aktif-Tinggi.
• ena[0] adalah untuk Jam0 • ena[1] adalah untuk Jam1 • ena[2] adalah untuk Jam2 |
| aclr[] | Masukan | 2 | Sinyal input clear asinkron untuk semua register. Sinyal ini aktif-Tinggi.
Menggunakan aclr[0] untuk semua register masukan dan penggunaan aclr[1] untuk semua register pipa dan register keluaran. Secara default, sinyal ini tidak ditegaskan. |
Sinyal Kontrol Dinamis
| Nama Sinyal | Jenis | Lebar | Keterangan |
| sub | Masukan | 1 | Sinyal masukan untuk menjumlahkan atau mengurangkan keluaran pengali atas dengan keluaran pengali bawah.
• Deassert sinyal ini untuk menentukan operasi penjumlahan. • Tegaskan sinyal ini untuk menentukan operasi pengurangan. Secara default, sinyal ini dihilangkan. Anda dapat menegaskan atau membatalkan sinyal ini selama run-time.(3) |
| meniadakan | Masukan | 1 | Sinyal input untuk menambah atau mengurangi jumlah pengali atas dan bawah dengan data dari sinyal chainin.
• Deassert sinyal ini untuk menentukan operasi penjumlahan. • Tegaskan sinyal ini untuk menentukan operasi pengurangan. Secara default, sinyal ini dihilangkan. Anda dapat menegaskan atau membatalkan sinyal ini selama run-time.(3) |
| mengumpulkan | Masukan | 1 | Sinyal input untuk mengaktifkan atau menonaktifkan fitur akumulator.
• Hapus tanda ini untuk menonaktifkan fitur akumulator. • Tegaskan sinyal ini untuk mengaktifkan fitur akumulator. Secara default, sinyal ini dihilangkan. Anda dapat menegaskan atau membatalkan sinyal ini selama run-time.(3) |
| beban konstan | Masukan | 1 | Sinyal input untuk mengaktifkan atau menonaktifkan fitur konstanta beban.
• Hilangkan tanda ini untuk menonaktifkan fitur konstanta beban. • Tegaskan sinyal ini untuk mengaktifkan fitur konstanta beban. Secara default, sinyal ini dihilangkan. Anda dapat menegaskan atau membatalkan sinyal ini selama run-time.(3) |
Sinyal Koefisien Internal
| Nama Sinyal | Jenis | Lebar | Keterangan |
| coefsela[] | Masukan | 3 | Sinyal pemilihan input untuk 8 nilai koefisien yang ditentukan oleh pengguna untuk pengganda teratas. Nilai koefisien disimpan dalam memori internal dan ditentukan oleh parameter koefisien_a_0 ke koefisien_a_7.
• mengacu pada coefsela[2:0] = 000 koefisien_a_0 • mengacu pada coefsela[2:0] = 001 koefisien_a_1 • coelsela[2:0] = 010 mengacu pada koefisien_a_2 • … Dan seterusnya. Sinyal ini hanya tersedia bila fitur koefisien internal diaktifkan. |
| koefselb[] | Masukan | 3 | Sinyal pilihan input untuk 8 nilai koefisien yang ditentukan oleh pengguna untuk pengali bawah. Nilai koefisien disimpan dalam memori internal dan ditentukan oleh parameter koefisien_b_0 ke koefisien_b_7.
• mengacu pada coefselb[2:0] = 000 koefisien_b_0 • mengacu pada coefselb[2:0] = 001 koefisien_b_1 • mengacu pada coelselb[2:0] = 010 koefisien_b_2 • … Dan seterusnya. Sinyal ini hanya tersedia bila fitur koefisien internal diaktifkan. |
Sinyal Kaskade Input
| Nama Sinyal | Jenis | Lebar | Keterangan |
| memindai[] | Masukan | 27 | Bus data input untuk modul kaskade input.
Sambungkan sinyal ini ke sinyal pemindaian dari inti DSP sebelumnya. |
| pemindaian[] | Keluaran | 27 | Bus data keluaran dari modul kaskade masukan.
Sambungkan sinyal ini ke sinyal pemindaian inti DSP berikutnya. |
Sinyal Kaskade Keluaran
| Nama Sinyal | Jenis | Lebar | Keterangan |
| berantai[] | Masukan | 64 | Input data bus untuk modul kaskade keluaran.
Sambungkan sinyal ini ke sinyal chainout dari inti DSP sebelumnya. |
| rangkaian[] | Keluaran | 64 | Bus data keluaran dari modul kaskade keluaran.
Sambungkan sinyal ini ke sinyal rantai inti DSP berikutnya. |
Riwayat Revisi Dokumen untuk Panduan Pengguna Inti IP DSP Titik Tetap Cyclone 10 GX Native
| Tanggal | Versi | Perubahan |
| November 2017 | 2017.11.06 | Rilis awal. |
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak mengubah produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan.
Nama dan merek lain dapat diklaim sebagai milik orang lain.
Dokumen / Sumber Daya
 |
intel UG-20094 Cyclone 10 GX Inti IP DSP Titik Tetap Asli [Bahasa Indonesia:] Panduan Pengguna UG-20094 Siklon 10 GX Inti IP DSP Titik Tetap Asli, UG-20094, Inti IP DSP Titik Tetap Asli Siklon 10 GX, Inti IP DSP Titik Tetap Asli, Inti IP DSP Titik Tetap, Inti IP DSP |
