Intel UG-20094 Cyclone 10 GX Native Point Fixed Point DSP IP Core Guia d'usuari

El nucli IP DSP de punt fix natiu d'Intel Cyclone® 10 GX crea i controla un únic bloc de processament de senyal digital de precisió variable (DSP) d'Intel Cyclone 10 GX. El nucli IP DSP de punt fix natiu Cyclone 10 GX només està disponible per a dispositius Intel Cyclone 10 GX.

Diagrama de blocs funcionals del nucli IP del DSP de punt fix natiu del Cyclone 10 GX

Informació relacionada
Introducció als nuclis IP Intel FPGA.

Característiques bàsiques d'IP DSP de punt fix natiu de Cyclone 10 GX

El nucli IP DSP de punt fix natiu Cyclone 10 GX admet les funcions següents:

Operacions de multiplicació d'alt rendiment, optimitzades per la potència i totalment registrades
Longituds de paraula de 18 i 27 bits

Dos multiplicadors de 18 × 19 o un multiplicador de 27 × 27 per bloc DSP
Registre d'addició, resta i doble acumulació de 64 bits integrat per combinar els resultats de la multiplicació

En cascada de 19 bits o 27 bits quan el pre-sumador està desactivat i en cascada de 18 bits quan s'utilitza el pre-sumador per formar la línia de retard de toc per a l'aplicació de filtratge
Bus de sortida en cascada de 64 bits per propagar els resultats de sortida d'un bloc al següent sense suport lògic extern

Pre-sumador dur compatible amb els modes de 19 i 27 bits per a filtres simètrics
Banc de registre de coeficients intern en modes de 18 bits i 27 bits per a la implementació de filtres

Filtres de resposta a impulsos finits sistòlics (FIR) de 18 i 27 bits amb sumador de sortida distribuïda

Primers passos

Aquest capítol ofereix una descripció generalview del flux de disseny del nucli Intel FPGA IP per ajudar-vos a començar ràpidament amb el nucli IP DSP de punt fix natiu Cyclone 10 GX. La biblioteca IP Intel FPGA s'instal·la com a part del procés d'instal·lació d'Intel Quartus® Prime. Podeu seleccionar i parametritzar qualsevol nucli Intel FPGA IP de la biblioteca. Intel ofereix un editor de paràmetres integrat que us permet personalitzar el nucli IP Intel FPGA DSP per suportar una gran varietat d'aplicacions. L'editor de paràmetres us guia a través de la configuració dels valors dels paràmetres i la selecció de ports opcionals.

Informació relacionada

Introducció als nuclis IP Intel FPGA
Proporciona informació general sobre tots els nuclis IP d'Intel FPGA, incloent parametrització, generació, actualització i simulació de nuclis IP.

Creació de scripts de simulació d'IP independents de la versió i del dissenyador de plataformes (estàndard).
Creeu scripts de simulació que no requereixin actualitzacions manuals per a actualitzacions de programari o versió IP.
Bones pràctiques de gestió de projectes
Pautes per a una gestió eficient i portabilitat del vostre projecte i IP files.

Configuració dels paràmetres del nucli IP del DSP de punt fix natiu del Cyclone 10 GX

Podeu personalitzar el nucli IP DSP de punt fix natiu del Cyclone 10 GX especificant els paràmetres mitjançant l'editor de paràmetres del programari Intel Quartus Prime.

Pestanya Mode d'operació

Paràmetre	Paràmetre generat IP	Valor	Descripció
Si us plau, trieu el mode de funcionament	mode_operació	m18×18_full m18×18_sumof2 m18×18_plus36 m18×18_systolic m27×27	Seleccioneu el mode operatiu desitjat.
Configuració del multiplicador
Format de representació del multiplicador superior x operand	signed_max	signat sense signar	Especifiqueu el format de representació de l'operand multiplicador x superior.

Paràmetre	Paràmetre generat IP	Valor	Descripció
Format de representació de l'operand multiplicador superior i	signat_may	signat sense signar	Especifiqueu el format de representació de l'operand multiplicador superior i.
Format de representació del multiplicador inferior x operand	signed_mbx	signat sense signar	Especifiqueu el format de representació per a l'operand del multiplicador x inferior.
Format de representació del multiplicador inferior i operand	signed_mby	signat sense signar	Especifiqueu el format de representació de l'operand multiplicador inferior i. Seleccioneu sempre sense signar per m18×18_plus36 .
Activa el port "sub".	enable_sub	No Sí	Seleccioneu Sí per habilitar subport.
Registre l'entrada 'sub' del multiplicador	sub_rellotge	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per al registre d'entrada secundària.
Cascada d'entrada
Activa la cascada d'entrada per a l'entrada "ay".	ay_use_scan_in	No Sí	Seleccioneu Sí per habilitar el mòdul d'entrada en cascada per a qualsevol entrada de dades. Quan activeu el mòdul d'entrada en cascada, el nucli IP DSP de punt fix natiu del Cyclone 10 GX utilitza els senyals d'entrada d'escaneig com a entrada en lloc de senyals d'entrada.
Activa la cascada d'entrada per a l'entrada "per".	by_use_scan_in	No Sí	Seleccioneu Sí per habilitar el mòdul d'entrada en cascada per entrada de dades. Quan activeu el mòdul d'entrada en cascada, el nucli IP DSP de punt fix natiu del Cyclone 10 GX utilitza els senyals d'entrada ay com a entrada en comptes de senyals d'entrada.
Habiliteu el registre de retard de dades	delay_scan_out_ay	No Sí	Seleccioneu Sí per habilitar el registre de retard entre ay i els registres d'entrada. Aquesta funció no s'admet a m18×18_plus36 i m27x27 manera operativa.

Paràmetre	Paràmetre generat IP	Valor	Descripció
Habilita les dades mitjançant el registre de retard	delay_scan_out_by	No Sí	Seleccioneu Sí per habilitar el registre de retard entre els registres d'entrada i el bus de sortida d'escaneig. Aquesta funció no s'admet a m18×18_plus36 i m27x27 manera operativa.
Activa el port d'exploració	gui_scanout_enable	No Sí	Seleccioneu Sí per habilitar bus de sortida d'escaneig.
amplada del bus de sortida 'scanout'	ample_escaneig	1–27	Especifiqueu l'amplada de bus de sortida d'escaneig.
Configuració de dades 'x'
amplada del bus d'entrada 'ax'	amplada_destral	1–27	Especifiqueu l'amplada de bus d'entrada axe.(1)
Registre l'entrada 'ax' del multiplicador	rellotge_destral	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per al registre d'entrada d'ax. El registre d'entrada de destral no està disponible si ho configureu font de l'operand 'ax' a 'coef'.
Amplada del bus d'entrada 'bx'	bx_amplada	1–18	Especifiqueu l'amplada de bus d'entrada bx.(1)
Registre l'entrada 'bx' del multiplicador	bx_clock	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per al registre d'entrada bx. El registre d'entrada bx no està disponible si ho configureu font de l'operand 'bx' a 'coef'.
Configuració de dades 'y'
'ay' o 'escaneja' l'amplada de l'autobús	ay_scan_in_width	1–27	Especifiqueu l'amplada del bus d'entrada ay o scanin.(1)
Registreu l'entrada "ay" o l'entrada "escaneig" del multiplicador	ay_scan_in_clock	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per al registre d'entrada ay o scanin.
'per' l'amplada del bus d'entrada	per_amplada	1–19	Especifiqueu l'amplada del bus d'entrada.(1)

Paràmetre	Paràmetre generat IP	Valor	Descripció
Registre l'entrada "per" del multiplicador	per_rellotge	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per activar i especificar el senyal de rellotge d'entrada per by o scanin registre d'entrada.(1)
Sortida 'resultat' Configuració
'resultat' amplada del bus de sortida	resultat_a_amplada	1–64	Especifiqueu l'amplada de resulta bus de sortida.
'resultatb' amplada del bus de sortida	resultat_b_amplada	1–64	Especifiqueu l'amplada del bus de sortida resultb. resultb només està disponible quan s'utilitza operation_mode m18×18_complet.
Utilitzeu el registre de sortida	rellotge_sortida	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per als registres de sortida resulta i resultb.

Pestanya de pre-sumador

Paràmetre	Paràmetre generat IP	Valor	Descripció
font de l'operand 'ay'	operand_source_may	precursor d'entrada	Especifiqueu la font de l'operand per a l'entrada ay. Seleccioneu predepredador per habilitar el mòdul de pre-sumador per al multiplicador superior. La configuració per a ay i per a la font de l'operand ha de ser la mateixa.
'per' la font de l'operand	operand_source_mby	precursor d'entrada	Especifiqueu la font de l'operand per entrada. Seleccioneu predepredador per habilitar el mòdul de pre-sumador per al multiplicador inferior. La configuració per a ay i per a la font de l'operand ha de ser la mateixa.
Estableix una operació de pre-sumador a la resta	preadder_subtract_a	No Sí	Seleccioneu Sí per especificar l'operació de resta per al mòdul pre-sumador per al multiplicador superior. La configuració prèvia del sumador per al multiplicador superior i inferior ha de ser la mateixa.
Estableix l'operació del pre-sumador b a la resta	preadder_subtract_b	No Sí	Seleccioneu Sí per especificar l'operació de resta per al mòdul pre-sumador per al multiplicador inferior. La configuració prèvia del sumador per al multiplicador superior i inferior ha de ser la mateixa.
Configuració de dades 'z'
Amplada del bus d'entrada 'az'	az_amplada	1–26	Especifiqueu l'amplada del bus d'entrada az.(1)
Registre l'entrada 'az' del multiplicador	az_clock	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per als registres d'entrada az. La configuració del rellotge per als registres d'entrada ay i az ha de ser la mateixa.
'bz' amplada del bus d'entrada	bz_width	1–18	Especifiqueu l'amplada del bus d'entrada bz.(1)
Registre l'entrada 'bz' del multiplicador	bz_clock	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per als registres d'entrada bz. La configuració del rellotge per als registres d'entrada by i bz ha de ser la mateixa.

Pestanya Coeficient intern

Paràmetre	Paràmetre generat IP	Valor	Descripció
font de l'operand 'ax'	operand_source_max	entrada coef	Especifiqueu la font de l'operand per al bus d'entrada ax. Seleccioneu coef per habilitar el mòdul de coeficient intern per al multiplicador superior. Seleccioneu No per Registre l'entrada 'ax' del multiplicador paràmetre quan activeu la funció de coeficient intern.

Paràmetre	Paràmetre generat IP	Valor	Descripció
			La configuració de la font de l'operand ax i bx ha de ser la mateixa.
font de l'operand 'bx'	operand_source_mbx	entrada coef	Especifiqueu la font de l'operand per al bus d'entrada bx. Seleccioneu coef per habilitar el mòdul de coeficient intern per al multiplicador superior. Seleccioneu No per Registre l'entrada 'bx' del multiplicador paràmetre quan activeu la funció de coeficient intern. La configuració de la font de l'operand ax i bx ha de ser la mateixa.
Configuració del registre d'entrada 'coefsel'
Registre l'entrada 'coefsela' del multiplicador	coef_sel_a_clock	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per als registres d'entrada de coefsela.
Registre l'entrada 'coefselb' del multiplicador	coef_sel_b_clock	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per als registres d'entrada coefselb.
Configuració d'emmagatzematge de coeficients
coef_a_0–7	coef_a_0–7	Nombre sencer	Especifiqueu els valors dels coeficients per al bus d'entrada de l'eix. Per al mode de funcionament de 18 bits, el valor màxim d'entrada és 218 – 1. Per a l'operació de 27 bits, el valor màxim és 227 – 1.
coef_b_0–7	coef_b_0–7	Nombre sencer	Especifiqueu els valors dels coeficients per al bus d'entrada bx.

Pestanya Acumulador/Cascada de sortida

Paràmetre	Paràmetre generat IP	Valor	Descripció
Activa el port "acumulació".	habilitar_acumular	No Sí	Seleccioneu Sí per habilitar port de l'acumulador.
Activa el port "negatiu".	enable_negate	No Sí	Seleccioneu Sí per habilitar negar el port.
Activa el port "loadconst".	enable_loadconst	No Sí	Seleccioneu Sí per habilitar port loadconst.
Registre l'entrada "acumulació" de l'acumulador	acumular_clock	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0 , Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per als registres d'entrada acumulats.

Paràmetre	Paràmetre generat IP	Valor	Descripció
Registre l'entrada 'loadconst' de l'acumulador	load_const_clock	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per als registres d'entrada loadconst.
Registre l'entrada "negativa" de la unitat sumadora	rellotge_negatiu	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per als registres d'entrada de negació.
Activa l'acumulador doble	enable_double_accum	No Sí	Seleccioneu Sí per habilitar la funció d'acumulador doble.
Valor N de la constant preestablerta	load_const_value	0 – 63	Especifiqueu el valor constant preestablert. Aquest valor pot ser 2N on N és el valor constant preestablert.
Activa el port de cadena	use_chainadder	No Sí	Seleccioneu Sí per habilitar el mòdul de sortida en cascada i el bus d'entrada en cadena. La funció de cascada de sortida no és compatible m18×18_complet Mode operatiu.
Activa el port de cadena	gui_chainout_enable	No Sí	Seleccioneu Sí per habilitar el bus de sortida de cadena. La funció de cascada de sortida no és compatible m18×18_complet Mode operatiu.

Pestanya de canalització

Paràmetre	Paràmetre generat IP	Valor	Descripció
Afegiu un registre de canalització d'entrada al senyal de dades d'entrada (x/y/z/coefsel)	entrada_pipeline_clock	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per als registres d'entrada de canalització x, y, z, coefsela i coefselb.
Afegiu el registre de canalització d'entrada al senyal de dades "sub".	rellotge_sub_pipeline	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per al registre d'entrada de subconducte. (2)
Afegiu el registre de canalització d'entrada al senyal de dades "acumulació".	accum_pipeline_clock	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per al registre d'entrada de la canalització acumulada.(2)
Afegiu el registre de canalització d'entrada al senyal de dades "loadconst".	load_const_pipeline_clock	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per al registre d'entrada de pipeline loadconst.(2)
Afegiu el registre de canalització d'entrada al senyal de dades "negatiu".	negate_pipeline_clock	No Rellotge0 Rellotge1 Rellotge2	Seleccioneu Rellotge 0, Rellotge 1, o Rellotge 2 per habilitar i especificar el senyal de rellotge d'entrada per al registre d'entrada de canalització de negació.(2)

Amplada màxima de dades d'entrada per mode d'operació
Podeu personalitzar l'amplada de les dades per a les entrades x, y i z tal com s'especifica a la taula.

Tots els registres d'entrada de canalització per a senyals de control dinàmic han de tenir la mateixa configuració de rellotge.

Mode d'operació	Amplada màxima de dades d'entrada
	ax	ay	az	bx	by	bz
Sense presumador ni coeficient intern
m18×18_complet	18 (signat) 18 (sense signar)	19 (signat) 18 (sense signar)	No s'utilitza	18 (signat) 18 (sense signar)	19 (signat) 18 (sense signar)	No s'utilitza
m18×18_sumof2
m18×18_sistòlic
m18×18_plus36
m27×27	27 (signat) 27 (sense signar)		No s'utilitza
Només amb la funció de pre-sumador
m18×18_complet	18 (signat) 18 (sense signar)
m18×18_sumof2
m18×18_sistòlic
m27×27	27 (signat) 27 (sense signar)	26 (signat) 26 (sense signar)		No s'utilitza
Només amb funció de coeficient intern
m18×18_complet	No s'utilitza	19 (signat) 18 (sense signar)	No s'utilitza		19 (signat) 18 (sense signar)	No s'utilitza
m18×18_sumof2
m18×18_sistòlic
m27×27		27 (signat) 27 (sense signar)			No s'utilitza

Descripció funcional

El nucli IP DSP de punt fix natiu Cyclone 10 GX consta de 2 arquitectures; Multiplicació de 18 × 18 i multiplicació de 27 × 27. Cada instanciació del nucli IP DSP de punt fix natiu del Cyclone 10 GX genera només 1 de les 2 arquitectures en funció dels modes operatius seleccionats. Podeu habilitar mòduls opcionals a la vostra aplicació.

Informació relacionada
Blocs DSP de precisió variable al capítol de dispositius Intel Cyclone 10 GX, teixit principal Intel Cyclone 10 GX i manual d'E/S d'ús general.

Modes operatius

El nucli IP DSP de punt fix natiu Cyclone 10 GX admet 5 modes operatius:

El mode complet de 18 × 18

El mode Suma de 18 18 × 2
El mode 18 × 18 Plus 36
El mode sistòlic 18 × 18
El mode 27 × 27

El mode complet de 18 × 18
Quan es configura com a mode complet de 18 × 18, el nucli IP DSP de punt fix natiu del Cyclone 10 GX funciona com a dos 18 (signat/sense signat) × 19 (signat) o 18 independents.
(signat/sense signar) × 18 (sense signar) multiplicadors amb sortida de 37 bits. Aquest mode aplica les equacions següents:

resulta = ax * ay
resultatb = bx * per

L'arquitectura en mode complet de 18 × 18

El mode Suma de 18 18 × 2
En 18 × 18 Suma de 2 modes, el nucli IP DSP de punt fix natiu Cyclone 10 GX activa els multiplicadors superior i inferior i genera un resultat de la suma o la resta entre els 2 multiplicadors. El senyal de control subdinàmic controla un sumador per realitzar les operacions de suma o resta. L'amplada de sortida resultant del nucli IP DSP de punt fix natiu Cyclone 10 GX pot suportar fins a 64 bits quan activeu la cascada acumulador/sortida. Aquest mode aplica l'equació de resulta =[±(ax * ay) + (bx * by)].

L'arquitectura 18 × 18 Suma de 2 Modes

El mode 18 × 18 Plus 36
Quan es configura com a mode 18 × 18 Plus 36, el nucli IP DSP de punt fix natiu Cyclone 10 GX només activa el multiplicador superior. Aquest mode aplica l'equació de resulta = (ax * ay) + concatenar (bx[17:0],by[17:0]).

L'arquitectura 18 × 18 Plus 36 Mode

Heu d'establir el format de representació per als multiplicadors inferiors i l'operand com a sense signar quan feu servir aquest mode. Quan el bus d'entrada és inferior a 36 bits en aquest mode, cal que proporcioneu l'extensió signada necessària per omplir l'entrada de 36 bits.

Ús d'operands de menys de 36 bits en mode 18 × 18 Plus 36
Aquest exampmostra com configurar el nucli IP DSP de punt fix natiu del Cyclone 10 GX per utilitzar el mode operatiu 18 × 18 Plus 36 amb dades d'entrada signades de 12 bits de 101010101010 (binari) en lloc d'un operand de 36 bits.

Estableix el format de representació per al multiplicador inferior x operand: a signat.
Estableix el format de representació per a l'operand i multiplicador inferior: sense signar.
Estableix l'amplada del bus d'entrada "bx" a 18.

Estableix l'amplada del bus d'entrada "per" a 18.
Proporcioneu dades de "111111111111111111" al bus d'entrada bx.
Proporcioneu les dades de '111111101010101010' per bus d'entrada.

El mode sistòlic 18 × 18
En els modes operatius sistòlics 18 × 18, el nucli IP DSP de punt fix natiu Cyclone 10 GX permet els multiplicadors superior i inferior, un registre sistòlic d'entrada per al multiplicador superior i un registre sistòlic en cadena per a la cadena en senyals d'entrada. Quan activeu la cascada de sortida, aquest mode admet una amplada de sortida resultant de 44 bits. Quan activeu la funció d'acumulador sense cascada de sortida, podeu configurar l'amplada de sortida resultant a 64 bits.

L'arquitectura en mode sistòlic 18 × 18

El mode 27 × 27
Quan es configura com a modes 27 × 27, el nucli IP DSP de punt fix natiu Cyclone 10 GX activa un multiplicador de 27 (signat/sense signar) × 27 (signat/sense signar). El bus de sortida pot suportar fins a 64 bits amb la cascada d'acumulador/sortida activada. Aquest mode aplica l'equació de resulta = ax * ay.

L'arquitectura en mode 27 × 27

Mòduls opcionals

Els mòduls opcionals disponibles al Cyclone 10 GX Native Fixed Point DSP IP Core són:

Cascada d'entrada
Pre-sumadors

Coeficient intern
Acumulador i sortida en cascada
Registres de canonades

Cascada d'entrada
La funció de cascada d'entrada és compatible amb ay i pel bus d'entrada. Quan configureu Habilita la cascada d'entrada per a l'entrada "ay" a Sí, el nucli IP DSP de punt fix natiu del Cyclone 10 GX agafarà les entrades dels senyals d'entrada d'escaneig en lloc del bus d'entrada ay. Quan configureu Habilita la cascada d'entrada per a l'entrada "per" a Sí, el nucli IP DSP de punt fix natiu del Cyclone 10 GX agafarà les entrades d'un bus d'entrada en comptes de fer el bus d'entrada.

Es recomana habilitar els registres d'entrada per ay i/o per sempre que la cascada d'entrada estigui habilitada per a la correcció de l'aplicació.

Podeu habilitar els registres de retard perquè coincideixin amb el requisit de latència entre el registre d'entrada i el registre de sortida. Hi ha 2 registres de retard al nucli. El registre de retard superior s'utilitza per als ports d'entrada ay o d'escaneig mentre que el registre de retard inferior s'utilitza per als ports de sortida d'escaneig. Aquests registres de retard són compatibles amb el mode complet 18 × 18, 18 × 18 sumes de 2 modes i els modes sistòlics 18 × 18.

Pre-sumador

El pre-sumador es pot configurar en les configuracions següents:

Dos pre-sumadors independents de 18 bits (signats/sense signar).

Un pre-sumador de 26 bits.

Quan activeu el pre-sumador en els modes de multiplicació 18 × 18, ay i az s'utilitzen com a bus d'entrada al pre-sumador superior, mentre que by i bz s'utilitzen com a bus d'entrada al pre-sumador inferior. Quan activeu el pre-sumador en el mode de multiplicació 27 × 27, ay i az s'utilitzen com a bus d'entrada al pre-sumador. El pre-sumador admet operacions de suma i resta. Quan s'utilitzen els dos pre-sumadors dins del mateix bloc DSP, han de compartir el mateix tipus d'operació (suma o resta).

Coeficient intern
El coeficient intern pot suportar fins a vuit coeficients constants per als multiplicands en els modes de 18 bits i 27 bits. Quan activeu la funció de coeficient intern, es generaran dos busos d'entrada per controlar la selecció del multiplexor de coeficients. El bus d'entrada de coefsela s'utilitza per seleccionar els coeficients predefinits per al multiplicador superior i el bus d'entrada del consell s'utilitza per seleccionar els coeficients predefinits per al multiplicador inferior.

L'emmagatzematge de coeficients intern no admet valors de coeficients controlables dinàmicament i es requereix un emmagatzematge de coeficients externs per dur a terme aquesta operació.

Acumulador i cascada de sortida

El mòdul acumulador es pot habilitar per realitzar les operacions següents:

Operació de suma o resta
Operació d'arrodoniment esbiaixada utilitzant un valor constant de 2N
Acumulació de doble canal

Per dur a terme de forma dinàmica l'operació de suma o resta de l'acumulador, controleu el senyal d'entrada de negació. Per a una operació d'arrodoniment esbiaixada, podeu especificar i carregar una constant predeterminada de 2N abans que el mòdul acumulador s'habiliteu especificant un nombre enter al valor del paràmetre N de la constant predeterminada. L'enter N ha de ser inferior a 64. Podeu activar o desactivar dinàmicament l'ús de la constant preestablerta controlant el senyal loadconst. Podeu utilitzar aquesta operació com a muxing actiu del valor rodó al camí de retroalimentació de l'acumulador. El cost carregat i l'ús del senyal acumulat s'exclouen mútuament.

Podeu habilitar el registre de l'acumulador doble mitjançant el paràmetre Habilita l'acumulador doble per realitzar una acumulació doble. El mòdul acumulador pot suportar l'encadenament de diversos blocs DSP per a operacions de suma o resta activant el port d'entrada d'encadenament i el port de sortida de cadena. En el mode sistòlic 18 × 18, només s'utilitzaran 44 bits del bus d'entrada de cadena i el bus de sortida de la cadena. Tanmateix, totes les cadenes de 64 bits del bus d'entrada s'han de connectar al bus de sortida de cadena de sortida del bloc DSP anterior.

Registre de canonades

El nucli IP DSP de punt fix natiu Cyclone 10 GX admet un únic nivell de registre de canalització. El registre de canalització admet fins a tres fonts de rellotge i un senyal clar asíncron per restablir els registres de canalització. Hi ha cinc registres de canonades:

registre de canonades del bus d'entrada de dades
registre de canalització de senyal de control subdinàmic

negar el registre de canalització del senyal de control dinàmic
acumular registre de canalització de senyal de control dinàmic
Registre de pipeline de control dinàmic loadconst

Podeu optar per habilitar cada registre de canalització del bus d'entrada de dades i els registres de canalització del senyal de control dinàmic de manera independent. Tanmateix, tots els registres de canalització habilitats han d'utilitzar la mateixa font de rellotge.

Esquema de rellotge

Els registres d'entrada, canalització i sortida del nucli IP DSP de punt fix natiu del Cyclone 10 GX admeten tres fonts/habilitacions de rellotge i dues esborrades asíncrones. Tots els registres d'entrada utilitzen aclr[0] i tots els registres de canalització i sortida utilitzen aclr[1]. Cada tipus de registre pot seleccionar una de les tres fonts de rellotge i senyals d'habilitació de rellotge. Quan configureu el nucli IP DSP de punt fix natiu del Cyclone 10 GX al mode de funcionament sistòlic 18 × 18, el programari Intel Quartus Prime establirà el registre sistòlic d'entrada i la font del rellotge del registre sistòlic en cadena a la mateixa font de rellotge que el registre de sortida internament.

Quan activeu la funció d'acumulador doble, el programari Intel Quartus Prime establirà la font del rellotge del registre de l'acumulador doble a la mateixa font de rellotge que el registre de sortida internament.

Restriccions de l'esquema de cronometratge
Aquesta pestanya mostra les restriccions que heu d'aplicar per a tots els esquemes de rellotge de registre.

Condició	Restricció
Quan el pre-sumador està habilitat	La font del rellotge per als registres d'entrada ay i az ha de ser la mateixa.

	La font del rellotge per als registres d'entrada by i bz ha de ser la mateixa.
Quan els registres de canalització estan activats	La font del rellotge per a tots els registres de canalització ha de ser la mateixa.
Quan qualsevol de les entrades es registra per a senyals de control dinàmic	La font de rellotge per als registres d'entrada per a sub, acumular, loadconst i negate ha de ser la mateixa.

Senyals de nucli IP DSP de punt fix natiu Cyclone 10 GX

La figura següent mostra els senyals d'entrada i sortida del nucli IP DSP de punt fix natiu del Cyclone 10 GX.

Senyals de nucli IP DSP de punt fix natiu Cyclone 10 GX

Senyals d'entrada de dades

Nom del senyal	Tipus	Amplada	Descripció
destral[]	Entrada	27	Bus de dades d'entrada al multiplicador superior.
ai[]	Entrada	27	Bus de dades d'entrada al multiplicador superior. Quan el pre-sumador està habilitat, aquests senyals es serveixen com a senyals d'entrada al pre-sumador superior.
az[]	Entrada	26	Aquests senyals són senyals d'entrada al pre-sumador superior. Aquests senyals només estan disponibles quan el pre-sumador està habilitat. Aquests senyals no estan disponibles a m18×18_plus36 manera operativa.
bx[]	Entrada	18	Bus de dades d'entrada al multiplicador inferior. Aquests senyals no estan disponibles a m27×27 manera operativa.
per[]	Entrada	19	Bus de dades d'entrada al multiplicador inferior. Quan el pre-sumador està habilitat, aquests senyals serveixen com a senyals d'entrada al pre-sumador inferior. Aquests senyals no estan disponibles a m27×27 manera operativa.
bz[]	Entrada	18	Aquests senyals són senyals d'entrada al pre-sumador inferior. Aquests senyals només estan disponibles quan el pre-sumador està habilitat. Aquests senyals no estan disponibles a m27×27 i m18×18_plus36 modes operatius.

Senyals de sortida de dades

Nom del senyal	Tipus	Amplada	Declissió
resultat[]	Sortida	64	Bus de dades de sortida des del multiplicador superior. Aquests senyals admeten fins a 37 bits per m18×18_complet manera operativa.
resultatb[]	Sortida	37	Bus de dades de sortida des del multiplicador inferior. Aquests senyals només estan disponibles a m18×18_complet manera operativa.

Rellotge, activació i esborra els senyals

Nom del senyal	Tipus	Amplada	Descripció
clk[]	Entrada	3	Senyals de rellotge d'entrada per a tots els registres. Aquests senyals de rellotge només estan disponibles si s'estableix algun dels registres d'entrada, registres de canalització o registre de sortida Rellotge 0, Rellotge 1, o Rellotge 2. • clk[0] = Rellotge 0 • clk[1] = Rellotge 1 • clk[2] = Rellotge 2
ena[]	Entrada	3	Activació del rellotge per a clk[2:0]. Aquest senyal és actiu-Alt. • ena[0] és per Rellotge 0 • ena[1] és per Rellotge 1 • ena[2] és per Rellotge 2
aclr[]	Entrada	2	Senyals d'entrada clars asíncrons per a tots els registres. Aquest senyal és actiu-Alt. Ús aclr[0] per a tots els registres d'entrada i ús aclr[1] per a tots els registres de canalització i registre de sortida. Per defecte, aquest senyal es desactiva.

Senyals de control dinàmic

Nom del senyal	Tipus	Amplada	Descripció
sub	Entrada	1	Senyal d'entrada per sumar o restar la sortida del multiplicador superior amb la sortida del multiplicador inferior. • Desassert aquest senyal per especificar l'operació d'addició. • Afirmar aquest senyal per especificar l'operació de resta. Per defecte, aquest senyal es desactiva. Podeu afirmar o anul·lar aquest senyal durant el temps d'execució.(3)
negar	Entrada	1	Senyal d'entrada per sumar o restar la suma dels multiplicadors superior i inferior amb les dades dels senyals en cadena. • Desassert aquest senyal per especificar l'operació d'addició. • Afirmar aquest senyal per especificar l'operació de resta. Per defecte, aquest senyal es desactiva. Podeu afirmar o anul·lar aquest senyal durant el temps d'execució.(3)
acumular	Entrada	1	Senyal d'entrada per activar o desactivar la funció d'acumulador. • Desactivar aquest senyal per desactivar la funció d'acumulador. • Afirma aquest senyal per activar la funció d'acumulador. Per defecte, aquest senyal es desactiva. Podeu afirmar o anul·lar aquest senyal durant el temps d'execució.(3)
const. de càrrega	Entrada	1	Senyal d'entrada per activar o desactivar la funció de constant de càrrega. • Desactivar aquest senyal per desactivar la funció de constant de càrrega. • Afirmar aquest senyal per activar la característica de constant de càrrega. Per defecte, aquest senyal es desactiva. Podeu afirmar o anul·lar aquest senyal durant el temps d'execució.(3)

Senyals de coeficient intern

Nom del senyal

Tipus

Amplada

Descripció

coefsela[]

Entrada

Senyals de selecció d'entrada per a 8 valors de coeficient definits per l'usuari per al multiplicador superior. Els valors dels coeficients s'emmagatzemen a la memòria interna i s'especifiquen per paràmetres coef_a_0 a coef_a_7.

• coefsela[2:0] = 000 fa referència coef_a_0

• coefsela[2:0] = 001 fa referència coef_a_1

• coelsela[2:0] = 010 fa referència coef_a_2

• … i així successivament.

Aquests senyals només estan disponibles quan la funció de coeficient intern està habilitada.

coefselb[]

Entrada

Senyals de selecció d'entrada per a 8 valors de coeficient definits per l'usuari per al multiplicador inferior. Els valors dels coeficients s'emmagatzemen a la memòria interna i s'especifiquen per paràmetres coef_b_0 a coef_b_7.

• coefselb[2:0] = 000 fa referència coef_b_0

• coefselb[2:0] = 001 fa referència coef_b_1

• coelselb[2:0] = 010 fa referència coef_b_2

• … i així successivament.

Aquests senyals només estan disponibles quan la funció de coeficient intern està habilitada.

Senyals d'entrada en cascada

Nom del senyal	Tipus	Amplada	Descripció
escanejant[]	Entrada	27	Bus de dades d'entrada per al mòdul d'entrada en cascada. Connecteu aquests senyals als senyals d'exploració del nucli DSP anterior.
exploració[]	Sortida	27	Bus de dades de sortida del mòdul de cascada d'entrada. Connecteu aquests senyals als senyals d'escaneig del següent nucli DSP.

Sortida de senyals en cascada

Nom del senyal	Tipus	Amplada	Descripció
cadena[]	Entrada	64	Bus de dades d'entrada per al mòdul de sortida en cascada. Connecteu aquests senyals als senyals de cadena del nucli DSP anterior.
encadenament[]	Sortida	64	Bus de dades de sortida del mòdul de sortida en cascada. Connecteu aquests senyals als senyals en cadena del següent nucli DSP.

Historial de revisions de documents per a la Guia d'usuari del nucli IP DSP de punt fix natiu del Cyclone 10 GX

Data	Versió	Canvis
novembre de 2017	2017.11.06	Alliberament inicial.

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.

Altres noms i marques es poden reclamar com a propietat d'altres.

Documents/Recursos

Intel UG-20094 Cyclone 10 GX Native Point Fixed Point DSP IP Core [pdfGuia de l'usuari
UG-20094 Nucli IP DSP de punt fix natiu Cyclone 10 GX, UG-20094, Nucli IP DSP de punt fix natiu Cyclone 10 GX, Nucli IP DSP de punt fix natiu, Nucli IP DSP de punt fix, Nucli IP DSP

Referències

Manual d'usuari

Intel UG-20094 Cyclone 10 GX Native Point Fixed Point DSP IP Core

Guia de l'usuari Intel® Cyclone® 10 GX Native Fixed Point DSP IP Core