интел УГ-20094 Цицлоне 10 ГКС ДСП ИП језгро нативе фиксне тачке
Интел® Цицлоне® 10 ГКС Нативе Фикед Поинт ДСП ИП Цоре Упутство за кориснике
Интел Цицлоне® 10 ГКС Нативе Фикед Поинт ДСП ИП језгро покреће и контролише један Интел Цицлоне 10 ГКС блок за обраду дигиталног сигнала променљиве прецизности (ДСП). Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро је доступно само за Интел Цицлоне 10 ГКС уређаје.
Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро функционални блок дијаграм
Повезане информације
Увод у Интел ФПГА ИП језгра.
Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгре карактеристике
Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро подржава следеће карактеристике:
- Високе перформансе, оптимизоване за снагу и потпуно регистроване операције множења
- 18-битне и 27-битне дужине речи
- Два множитеља 18 × 19 или један множилац 27 × 27 по ДСП блоку
- Уграђени регистар сабирања, одузимања и 64-битног двоструког акумулирања за комбиновање резултата множења
- Каскадни 19-битни или 27-битни када је пред-сабирач онемогућен и каскадни 18-битни када се пред-сабирач користи за формирање линије одлагања за одлагање за филтрирање
- Каскадна 64-битна излазна магистрала за пропагирање излазних резултата од једног блока до следећег блока без екстерне логичке подршке
- Тврди пред-сабирач подржан у 19-битним и 27-битним режимима за симетричне филтере
- Банка регистра интерних коефицијената у 18-битном и 27-битном режиму за имплементацију филтера
- 18-битни и 27-битни систолни филтери са коначним импулсним одзивом (ФИР) са дистрибуираним излазним сабирачем
Геттинг Стартед
Ово поглавље даје општи прегледview тока дизајна Интел ФПГА ИП језгра који ће вам помоћи да брзо почнете са Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгром. Интел ФПГА ИП библиотека је инсталирана као део процеса инсталације Интел Куартус® Приме. Можете изабрати и параметризовати било које Интел ФПГА ИП језгро из библиотеке. Интел обезбеђује интегрисани уређивач параметара који вам омогућава да прилагодите Интел ФПГА ДСП ИП језгро да подржи широк спектар апликација. Уређивач параметара вас води кроз подешавање вредности параметара и избор опционих портова.
Повезане информације
- Увод у Интел ФПГА ИП језгра
Пружа опште информације о свим Интел ФПГА ИП језграма, укључујући параметрирање, генерисање, надоградњу и симулацију ИП језгара. - Креирање симулационих скрипти независних од верзије и дизајнера платформе (Стандард)
Креирајте скрипте за симулацију које не захтевају ручно ажурирање софтвера или надоградње ИП верзије. - Најбоље праксе управљања пројектима
Смернице за ефикасно управљање и преносивост вашег пројекта и ИП files.
Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро параметара параметара
Можете да прилагодите Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро тако што ћете навести параметре помоћу уређивача параметара у софтверу Интел Куартус Приме.
Картица Режим рада
| Параметар | ИП генерисани параметар | Валуе | Опис |
| Молимо изаберите режим рада | режим_операције | m18×18_full m18×18_sumof2 m18×18_plus36 m18×18_systolic m27×27 | Изаберите жељени режим рада. |
| Конфигурација множитеља | |||
| Формат репрезентације за главни множилац к операнд | сигнед_мак | потписан непотписан | Наведите формат представљања за горњи множитељ к операнд. |
| Параметар | ИП генерисани параметар | Валуе | Опис |
| Формат репрезентације за главни множитељ и операнд | сигнед_маи | потписан непотписан | Одредите формат представљања за горњи операнд множитеља и. |
| Формат репрезентације за доњи множилац к операнд | сигнед_мбк | потписан непотписан | Одредите формат представљања за доњи множитељ к операнд. |
| Формат репрезентације за доњи множилац и операнд | сигнед_мби | потписан непотписан | Одредите формат представљања за доњи множитељ и операнд.
Увек одаберите непотписан за м18×18_плус36 . |
| Омогућите 'суб' порт | енабле_суб | бр Да | Изаберите Да омогућити
суб порт. |
| Регистрирајте улаз 'под' множитеља | суб_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогући и одреди улазни такт сигнал за под улазни регистар. |
| Инпут Цасцаде | |||
| Омогући каскаду улаза за 'аи' улаз | аи_усе_сцан_ин | бр Да | Изаберите Да да би се омогућио улазни каскадни модул за аи унос података.
Када омогућите улазни каскадни модул, Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро користи улазне сигнале скенирања као улаз уместо аи улазних сигнала. |
| Омогући каскаду улаза за 'по' улаз | би_усе_сцан_ин | бр Да | Изаберите Да да се омогући улазни каскадни модул за по уносу података.
Када омогућите улазни каскадни модул, Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро користи аи улазне сигнале као улаз уместо улазних сигнала. |
| Омогући регистар кашњења података | делаи_сцан_оут_аи | бр Да | Изаберите Да да се омогући регистар кашњења између аи и би улазних регистара.
Ова функција није подржана у м18×18_плус36 и мКСНУМКСкКСНУМКС режим рада. |
| Параметар | ИП генерисани параметар | Валуе | Опис |
| Омогућите податке помоћу регистра кашњења | делаи_сцан_оут_би | бр Да | Изаберите Да да омогући регистар кашњења између улазних регистара и излазне магистрале за скенирање.
Ова функција није подржана у м18×18_плус36 и мКСНУМКСкКСНУМКС режим рада. |
| Омогући порт за скенирање | гуи_сцаноут_енабле | бр Да | Изаберите Да омогућити
излазна магистрала за скенирање. |
| 'сцаноут' ширина излазне магистрале | сцан_оут_видтх | 1–27 | Одредите ширину
излазна магистрала за скенирање. |
| Конфигурација података 'к' | |||
| ширина улазне магистрале 'ак' | ак_видтх | 1–27 | Одредите ширину
магистрала за унос секире.(1) |
| Регистрирајте улаз 'ак' множитеља | ак_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогући и одреди улазни такт сигнал за улазни регистар аке.
Регистар уноса секире није доступан ако подесите извор операнда 'ак' да 'цоеф'. |
| 'бк' ширина улазне магистрале | бк_видтх | 1–18 | Одредите ширину
бк улазна магистрала.(1) |
| Регистрирајте улаз 'бк' множитеља | бк_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогући и одреди улазни такт сигнал за улазни регистар бк.
бк улазни регистар није доступан ако подесите 'бк' извор операнда да 'цоеф'. |
| Конфигурација података 'и' | |||
| 'аи' или 'сцанин' ширина магистрале | аи_сцан_ин_видтх | 1–27 | Наведите ширину аи или сцанин улазне магистрале.(1) |
| Регистрирајте улаз 'аи' или улаз 'сцанин' множитеља | аи_сцан_ин_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогући и одреди улазни такт сигнал за аи или сцанин улазни регистар. |
| 'по' ширине улазне магистрале | би_видтх | 1–19 | Наведите ширину по улазној магистрали.(1) |
| Параметар | ИП генерисани параметар | Валуе | Опис |
| Регистрирајте унос 'по' множитеља | би_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да бисте омогућили и одредили улазни такт сигнал за би или сцанин
улазни регистар.(1) |
| Излаз конфигурације 'резултата' | |||
| 'резулта' ширина излазне магистрале | ресулт_а_видтх | 1–64 | Одредите ширину
резултат излазне магистрале. |
| 'ресултб' ширина излазне магистрале | ресулт_б_видтх | 1–64 | Одредите ширину резултатб излазне магистрале. ресултб је доступан само када се користи радни режим м18×18_фулл. |
| Користите излазни регистар | оутпут_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогући и одреди улазни такт сигнал за излазне регистре резултата и резултата. |
Таб
| Параметар | ИП генерисани параметар | Валуе | Опис |
| 'аи' извор операнда | операнд_соурце_маи | инпут преаддер | Одредите извор операнда за унос аи. Изаберите преаддер да се омогући модул пред-сабирача за горњи множилац. Подешавања за аи и по извору операнда морају бити иста. |
| 'према' извору операнда | операнд_соурце_мби | инпут преаддер | Одредите извор операнда за по улазу. Изаберите преаддер да се омогући модул пред-сабирача за доњи множилац. Подешавања за аи и по извору операнда морају бити иста. |
| Подесите операцију претходног сабирања на одузимање | преаддер_субтрацт_а | бр Да | Изаберите Да да специфицира операцију одузимања за модул пред-сабирача за горњи множилац. Подешавања пре-сабирача за горњи и доњи множилац морају бити иста. |
| Подесите операцију предсабирача б на одузимање | преаддер_субтрацт_б | бр Да | Изаберите Да да специфицира операцију одузимања за модул пред-сабирача за доњи множилац. Подешавања пре-сабирача за горњи и доњи множилац морају бити иста. |
| Конфигурација података 'з' | |||
| ширина улазне магистрале 'аз' | аз_видтх | 1–26 | Наведите ширину аз улазне магистрале.(1) |
| Регистрирајте улаз 'аз' множитеља | аз_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогући и одреди улазни такт сигнал за аз улазне регистре. Подешавања сата за улазне регистре аи и аз морају бити иста. |
| 'бз' ширина улазне магистрале | бз_видтх | 1–18 | Наведите ширину бз улазне магистрале.(1) |
| Регистрирајте улаз 'бз' множитеља | бз_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогући и одреди улазни такт сигнал за бз улазне регистре. Подешавања сата за улазне регистре би и бз морају бити иста. |
Интерни коефицијент Таб
| Параметар | ИП генерисани параметар | Валуе | Опис |
| извор операнда 'ак' | операнд_соурце_мак | унос коеф | Одредите извор операнда за улазну магистралу. Изаберите коеф да би се омогућио интерни модул коефицијената за горњи множилац.
Изаберите бр за Регистрирајте улаз 'ак' множитеља параметар када омогућите функцију интерног коефицијента. |
| Параметар | ИП генерисани параметар | Валуе | Опис |
| Подешавања за извор операнда ак и бк морају бити иста. | |||
| 'бк' извор операнда | операнд_соурце_мбк | унос коеф | Одредите извор операнда за бк улазну магистралу. Изаберите коеф да би се омогућио интерни модул коефицијената за горњи множилац.
Изаберите бр за Регистрирајте улаз 'бк' множитеља параметар када омогућите функцију интерног коефицијента. Подешавања за извор операнда ак и бк морају бити иста. |
| 'цоефсел' Конфигурација улазног регистра | |||
| Регистрирајте улаз 'цоефсела' множитеља | цоеф_сел_а_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогући и одреди улазни такт сигнал за улазне регистре цоефсела. |
| Регистрирајте улаз 'цоефселб' множитеља | цоеф_сел_б_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогући и одреди улазни такт сигнал за улазне регистре цоефселб. |
| Конфигурација складиштења коефицијената | |||
| коеф_а_0–7 | коеф_а_0–7 | Интегер | Одредите вредности коефицијента за улазну магистралу.
За 18-битни режим рада, максимална улазна вредност је 218 – 1. За 27-битни рад, максимална вредност је 227 – 1. |
| коеф_б_0–7 | коеф_б_0–7 | Интегер | Одредите вредности коефицијента за улазну магистралу бк. |
Картица Акумулатор/Излаз Цасцаде
| Параметар | ИП генерисани параметар | Валуе | Опис |
| Омогућите 'акумулирати' порт | енабле_аццумулате | бр Да | Изаберите Да омогућити
порт за акумулатор. |
| Омогућите 'негате' порт | енабле_негате | бр Да | Изаберите Да омогућити
негирати порт. |
| Омогућите 'лоадцонст' порт | енабле_лоадцонст | бр Да | Изаберите Да омогућити
лоадцонст порт. |
| Улаз регистра 'акумулирати' акумулатора | цоллецте_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0 , Цлоцк1, или Цлоцк2 да омогући и одреди улазни такт сигнал за акумулиране улазне регистре. |
| Параметар | ИП генерисани параметар | Валуе | Опис |
| Регистрирајте улаз 'лоадцонст' акумулатора | лоад_цонст_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогући и одреди улазни такт сигнал за лоадцонст улазне регистре. |
| Регистрирајте улаз 'негате' јединице сабирача | негате_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогући и одреди улазни такт сигнал за негативне улазне регистре. |
| Омогућите двоструки акумулатор | енабле_доубле_аццум | бр Да | Изаберите Да да бисте омогућили функцију двоструког акумулатора. |
| Н вредност унапред подешене константе | лоад_цонст_валуе | 0 – 63 | Одредите унапред подешену константну вредност.
Ова вредност може бити 2N где N је унапред подешена константна вредност. |
| Омогући ланчани порт | усе_цхаинаддер | бр Да | Изаберите Да да омогући излазни каскадни модул и ланчану улазну магистралу.
Функција излазне каскаде није подржана у м18×18_фулл режим рада. |
| Омогући ланчани порт | гуи_цхаиноут_енабле | бр Да | Изаберите Да да би се омогућила излазна сабирница ланчаника. Функција излазне каскаде није подржана у
м18×18_фулл режим рада. |
Таб
| Параметар | ИП генерисани параметар | Валуе | Опис |
| Додајте регистар улазног цевовода у сигнал улазних података (к/и/з/цоефсел) | инпут_пипелине_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогући и специфицира улазни такт сигнал за к, и, з, цоефсела и цоефселб улазне регистре цевовода. |
| Додајте регистар улазног цевовода 'под' сигналу података | суб_пипелине_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогући и одреди улазни такт сигнал за улазни регистар под-цевовода. (2) |
| Додајте регистар улазног цевовода у сигнал 'акумулације' података | аццум_пипелине_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогућите и одредите улазни такт сигнал за акумулирани улазни регистар цевовода.(2) |
| Додајте регистар улазног цевовода у сигнал података 'лоадцонст' | лоад_цонст_пипелине_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогућите и одредите улазни такт сигнал за улазни регистар цевовода лоадцонст.(2) |
| Додајте регистар улазног цевовода у сигнал података 'негате' | негате_пипелине_цлоцк | бр Сат0 Сат1 Сат2 | Изаберите Цлоцк0, Цлоцк1, или Цлоцк2 да омогућите и одредите улазни такт сигнал за негирани улазни регистар цевовода.(2) |
Максимална ширина улазних података по режиму рада
Можете прилагодити ширину података за к, и и з улазе као што је наведено у табели.
Сви улазни регистри цевовода за динамичке управљачке сигнале морају имати исту поставку сата.
| Оперативни режим | Максимална ширина улазних података | |||||
| ax | ay | az | bx | by | bz | |
| Без предсабирача или интерног коефицијента | ||||||
| м18×18_фулл | 18 (потписано)
18 (непотписано) |
19 (потписано)
18 (непотписано) |
Не користи се | 18 (потписано)
18 (непотписано) |
19 (потписано)
18 (непотписано) |
Не користи се |
| м18×18_сумоф2 | ||||||
| м18×18_систолиц | ||||||
| м18×18_плус36 | ||||||
| м27×27 | 27 (потписано)
27 (непотписано) |
Не користи се | ||||
| Само са функцијом пре-сабирача | ||||||
| м18×18_фулл | 18 (потписано)
18 (непотписано) |
|||||
| м18×18_сумоф2 | ||||||
| м18×18_систолиц | ||||||
| м27×27 | 27 (потписано)
27 (непотписано) |
26 (потписано)
26 (непотписано) |
Не користи се | |||
| Само са функцијом унутрашњег коефицијента | ||||||
| м18×18_фулл | Не користи се | 19 (потписано)
18 (непотписано) |
Не користи се | 19 (потписано)
18 (непотписано) |
Не користи се | |
| м18×18_сумоф2 | ||||||
| м18×18_систолиц | ||||||
| м27×27 | 27 (потписано)
27 (непотписано) |
Не користи се | ||||
Функционални опис
Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро се састоји од 2 архитектуре; 18 × 18 множење и 27 × 27 множење. Свака инстанција Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгра генерише само 1 од 2 архитектуре у зависности од изабраних режима рада. Можете омогућити опционе модуле за своју апликацију.
Повезане информације
ДСП блокови са варијабилном прецизношћу у поглављу Интел Цицлоне 10 ГКС уређаји, Интел Цицлоне 10 ГКС Цоре Фабриц и приручнику за И/О опште намене.
Operativni režimi
Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро подржава 5 оперативних режима:
- Пуни режим 18 × 18
- Режим 18 × 18 Збир 2
- Режим 18 × 18 Плус 36
- Систолни режим 18 × 18
- Режим 27 × 27
Пуни режим 18 × 18
Када је конфигурисано као 18 × 18 пуни режим, Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро ради као два независна 18 (потписано/непотписано) × 19 (потписано) или 18
(предзнак/непотписан) × 18 (непотписан) множитеља са 37-битним излазом. Овај режим примењује следеће једначине:
- резултат = секира * аи
- резултатб = бк * по
Архитектура пуног режима 18 × 18
Режим 18 × 18 Збир 2
У 18 × 18 Сум оф 2 режима, Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро омогућава горњи и доњи множилац и генерише резултат сабирања или одузимања између 2 множитеља. Поддинамички контролни сигнал контролише сабирач да изврши операције сабирања или одузимања. Резултат излазне ширине Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгра може да подржи до 64 бита када омогућите каскаду акумулатора/излаза. Овај режим примењује једначину резултата =[±(ак * аи) + (бк * би)].
Архитектура 18 × 18 Сум оф 2 Моде
Режим 18 × 18 Плус 36
Када је конфигурисан као 18 × 18 Плус 36 режим, Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро омогућава само највиши множилац. Овај режим примењује једначину резултата = (ак * аи) + конкатенација(бк[17:0],би[17:0]).
Архитектура 18 × 18 Плус 36 Моде
Морате да подесите формат Репресентатион за доње множитеље и операнд на неозначено када користите овај режим. Када је улазна магистрала мања од 36-битног у овом режиму, од вас се тражи да обезбедите неопходну потписану екстензију да бисте попунили 36-битни улаз.
Коришћење мање од 36-битног операнда у режиму 18 × 18 Плус 36
Овај бившиampле показује како да конфигуришете Цицлоне 10 ГКС Нативе Фикед Поинт ДСП језгро да користи 18 × 18 Плус 36 оперативни режим са потписаним 12-битним улазним подацима од 101010101010 (бинарни) уместо 36-битног операнда.
- Подесите формат представљања за доњи множилац к операнд: на потписан.
- Подесите формат представљања за доњи множилац и операнд: на неозначено.
- Подесите ширину улазне магистрале 'бк' на 18.
- Подесите ширину улазне магистрале 'по' на 18.
- Обезбедите податке '111111111111111111' на бк улазну магистралу.
- Обезбедите податке '111111101010101010' на улазну магистралу.
Систолни режим 18 × 18
У систолним радним режимима од 18 × 18, Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро омогућава горњи и доњи множитељ, улазни систолни регистар за горњи множилац и ланчани систолни регистар за ланац у улазним сигналима. Када омогућите излазну каскаду, овај режим подржава излазну ширину од 44 бита. Када омогућите функцију акумулатора без излазне каскаде, можете конфигурисати излазну ширину резултата на 64 бита.
Архитектура систоличког режима 18 × 18
Режим 27 × 27
Када је конфигурисано као 27 × 27 режима, Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро омогућава множилац 27 (потписано/непотписано) × 27 (потписано/непотписано). Излазна магистрала може да подржи до 64 бита са омогућеном акумулаторском/излазном каскадом. Овај режим примењује једначину резултата = ак * аи.
Архитектура режима 27 × 27
Оптионал Модулес
Опциони модули доступни у Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгру су:
- Улазна каскада
- Пред-сабирачи
- Интерни коефицијент
- Акумулатор и излазна каскада
- Цевоводни регистри
Инпут Цасцаде
Функција каскаде улаза је подржана на аи и улазној магистрали. Када подесите Енабле инпут цасцаде за 'аи' улаз на Иес, Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро ће узимати улазе од улазних сигнала за скенирање уместо са улазне магистрале аи. Када подесите Енабле инпут цасцаде за 'би' улаз на Иес, Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро ће узимати улазе са аи улазне магистрале уместо са улазне магистрале.
Препоручљиво је омогућити улазне регистре за аи и/или би кад год је омогућена улазна каскада за исправност апликације.
Можете омогућити регистре кашњења да одговарају захтеву за кашњење између улазног и излазног регистра. Постоје 2 регистра кашњења у језгру. Горњи регистар кашњења се користи за аи или улазне портове за скенирање, док се доњи регистар кашњења користи за излазне портове за скенирање. Ови регистри кашњења су подржани у 18 × 18 пуном режиму, 18 × 18 суми од 2 режима и 18 × 18 систолним режимима.
Пре-сабирач
Пред-сабирач се може конфигурисати у следећим конфигурацијама:
- Два независна 18-битна (потписана/непотписана) предсабирача.
- Један 26-битни предсабирач.
Када омогућите предсабирач у режимима множења 18 × 18, аи и аз се користе као улазна магистрала за горњи предсабирач, док се би и бз користе као улазна магистрала за доњи предсабирач. Када омогућите предсабирач у режиму множења 27 × 27, аи и аз се користе као улазна магистрала за предсабирач. Предсабирач подржава и операције сабирања и одузимања. Када се користе оба предсабирача унутар истог ДСП блока, они морају да деле исти тип операције (било сабирање или одузимање).
Интерни коефицијент
Унутрашњи коефицијент може да подржи до осам константних коефицијената за множенике у 18-битном и 27-битном режиму. Када омогућите функцију интерног коефицијента, две улазне магистрале за контролу избора мултиплексера коефицијената ће се генерисати. Улазна магистрала цоефсела се користи за избор унапред дефинисаних коефицијената за горњи множилац, а улазна магистрала саветника се користи за избор унапред дефинисаних коефицијената за доњи множилац.
Интерно складиште коефицијената не подржава динамички контролисане вредности коефицијената и потребно је екстерно складиште коефицијената да би се извршила таква операција.
Акумулатор и излазна каскада
Акумулаторски модул се може омогућити да изврши следеће операције:
- Операција сабирања или одузимања
- Операција пристрасног заокруживања користећи константну вредност од 2Н
- Двоканална акумулација
Да бисте динамички извршили операцију сабирања или одузимања акумулатора, контролишите негирајући улазни сигнал. За пристрасну операцију заокруживања, можете специфицирати и учитати унапред подешену константу од 2Н пре него што се активира акумулаторски модул тако што ћете навести цео број вредности параметра Н унапред подешене константе. Цео број Н мора бити мањи од 64. Можете динамички омогућити или онемогућити употребу унапред подешене константе контролисањем сигнала лоадцонст. Ову операцију можете користити као активно муксовање округле вредности у путању повратне информације акумулатора. Учитани трошак и акумулирана употреба сигнала се међусобно искључују.
Можете да омогућите регистар двоструког акумулатора помоћу параметра Омогући двоструки акумулатор да изврши двоструку акумулацију. Акумулаторски модул може подржати уланчавање вишеструких ДСП блокова за операције сабирања или одузимања тако што омогућава уланчан улазни порт и излазни порт за излаз. У систоличком режиму 18 × 18, користиће се само 44-битна улазна и излазна магистрала ланца. Међутим, сви 64-битни ланци у улазној магистрали морају бити повезани на излазну магистралу из претходног ДСП блока.
Пипелине Регистер
Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро подржава један ниво регистра цевовода. Регистар цевовода подржава до три извора такта и један асинхрони чисти сигнал за ресетовање регистара цевовода. Постоји пет цевоводних регистара:
- регистар магистрале за унос података
- субдинамички контролни регистар цевовода сигнала
- негирати регистар цевовода динамичког управљачког сигнала
- акумулирати регистар цевовода динамичког управљачког сигнала
- лоадцонст динамички контролни регистар цевовода
Можете изабрати да омогућите независно регистре цевовода магистрале за унос података и регистре цевовода динамичког управљачког сигнала. Међутим, сви омогућени регистри цевовода морају да користе исти извор такта.
Цлоцкинг Сцхеме
Улазни, цевовод и излазни регистри у Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгру подржавају три извора/омогућавања такта и два асинхрона брисања. Сви улазни регистри користе ацлр[0], а сви цевоводни и излазни регистри користе ацлр[1]. Сваки тип регистра може изабрати један од три извора такта и сигнале за омогућавање такта. Када конфигуришете Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгро на 18 × 18 систолни режим рада, софтвер Интел Куартус Приме ће поставити улазни систолни регистар и извор такта ланца систолног регистра на исти извор такта као и интерно излазни регистар.
Када омогућите функцију двоструког акумулатора, софтвер Интел Куартус Приме ће поставити извор такта регистра двоструког акумулатора на исти извор такта као интерно излазни регистар.
Ограничења шеме такта
Ова картица приказује ограничења која морате применити за све шеме тактирања регистра.
| Стање | Ограничење |
| Када је предсабирач омогућен | Извор такта за улазне регистре аи и аз мора бити исти. |
| Извор такта за улазне регистре би и бз мора бити исти. | |
| Када су регистри цевовода омогућени | Извор такта за све регистре цевовода мора бити исти. |
| Када се било који од улаза региструје за динамичке управљачке сигнале | Извор такта за улазне регистре за суб, акумулирање, лоадцонст и негат мора бити исти. |
Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП Цоре Сигналс
Следећа слика приказује улазне и излазне сигнале Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП језгра.
Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП Цоре Сигналс
Сигнали за унос података
| Назив сигнала | Тип | Ширина | Опис |
| секира[] | Инпут | 27 | Улазна магистрала података до горњег множитеља. |
| аи[] | Инпут | 27 | Улазна магистрала података до горњег множитеља.
Када је пред-сабирач омогућен, ови сигнали се сервирају као улазни сигнали за горњи пред-сабирач. |
| аз[] | Инпут | 26 | Ови сигнали су улазни сигнали за горњи пред-сабирач.
Ови сигнали су доступни само када је пред-сабирач омогућен. Ови сигнали нису доступни у м18×18_плус36 режим рада. |
| бк[] | Инпут | 18 | Улазна магистрала података до доњег множитеља.
Ови сигнали нису доступни у м27×27 режим рада. |
| од[] | Инпут | 19 | Улазна магистрала података до доњег множитеља.
Када је предсабирач омогућен, ови сигнали служе као улазни сигнали доњем предсабирачу. Ови сигнали нису доступни у м27×27 режим рада. |
| бз[] | Инпут | 18 | Ови сигнали су улазни сигнали за доњи предсабирач. Ови сигнали су доступни само када је пред-сабирач омогућен. Ови сигнали нису доступни у м27×27 и м18×18_плус36 режими рада. |
Излазни сигнали
| Назив сигнала | Тип | Ширина | Дессриптион |
| резултат[] | Излаз | 64 | Излазна магистрала података из горњег множитеља.
Ови сигнали подржавају до 37 бита за м18×18_фулл режим рада. |
| резултатб[] | Излаз | 37 | Излазна магистрала података из доњег множитеља.
Ови сигнали су доступни само у м18×18_фулл режим рада. |
Сат, Омогућавање и Брисање сигнала
| Назив сигнала | Тип | Ширина | Опис |
| цлк[] | Инпут | 3 | Улазни тактни сигнали за све регистре.
Ови такт сигнали су доступни само ако је било који од улазних регистара, цевоводних регистара или излазног регистра подешен на Цлоцк0, Цлоцк1, или Цлоцк2. • цлк[0] = Цлоцк0 • цлк[1] = Цлоцк1 • цлк[2] = Цлоцк2 |
| ена[] | Инпут | 3 | Омогућавање сата за цлк[2:0]. Овај сигнал је активан-Хигх.
• ена[0] је за Цлоцк0 • ена[1] је за Цлоцк1 • ена[2] је за Цлоцк2 |
| ацлр[] | Инпут | 2 | Асинхрони чисти улазни сигнали за све регистре. Овај сигнал је активан-Хигх.
Користите ацлр[0] за све улазне регистре и употребу ацлр[1] за све цевоводне регистре и излазни регистар. Подразумевано, овај сигнал је искључен. |
Динамички контролни сигнали
| Назив сигнала | Тип | Ширина | Опис |
| суб | Инпут | 1 | Улазни сигнал за сабирање или одузимање излаза горњег множитеља са излазом доњег множитеља.
• Поништите овај сигнал да бисте одредили операцију сабирања. • Потврдите овај сигнал да одредите операцију одузимања. Подразумевано, овај сигнал је поништен. Можете потврдити или поништити овај сигнал током времена рада.(3) |
| негирати | Инпут | 1 | Улазни сигнал за додавање или одузимање збира горњих и доњих множитеља са подацима из ланчаних сигнала.
• Поништите овај сигнал да бисте одредили операцију сабирања. • Потврдите овај сигнал да одредите операцију одузимања. Подразумевано, овај сигнал је поништен. Можете потврдити или поништити овај сигнал током времена рада.(3) |
| акумулирати | Инпут | 1 | Улазни сигнал да бисте омогућили или онемогућили функцију акумулатора.
• Поништите овај сигнал да бисте онемогућили функцију акумулатора. • Потврдите овај сигнал да бисте омогућили функцију акумулатора. Подразумевано, овај сигнал је поништен. Можете потврдити или поништити овај сигнал током времена рада.(3) |
| лоадцонст | Инпут | 1 | Улазни сигнал да бисте омогућили или онемогућили функцију константног оптерећења.
• Поништите овај сигнал да бисте онемогућили функцију константног оптерећења. • Потврдите овај сигнал да бисте омогућили функцију константног оптерећења. Подразумевано, овај сигнал је поништен. Можете потврдити или поништити овај сигнал током времена рада.(3) |
Интерни коефицијент сигнала
| Назив сигнала | Тип | Ширина | Опис |
| цоефсела[] | Инпут | 3 | Сигнали за избор улаза за 8 вредности коефицијента које је дефинисао корисник за горњи множилац. Вредности коефицијената се чувају у интерној меморији и специфицирају параметрима цоеф_а_0 да цоеф_а_7.
• цоефсела[2:0] = 000 се односи на цоеф_а_0 • цоефсела[2:0] = 001 се односи на цоеф_а_1 • цоелсела[2:0] = 010 се односи на цоеф_а_2 • … и тако даље. Ови сигнали су доступни само када је омогућена функција интерног коефицијента. |
| цоефселб[] | Инпут | 3 | Сигнали за избор улаза за 8 вредности коефицијента које је дефинисао корисник за доњи множилац. Вредности коефицијената се чувају у интерној меморији и специфицирају параметрима цоеф_б_0 да цоеф_б_7.
• цоефселб[2:0] = 000 се односи на цоеф_б_0 • цоефселб[2:0] = 001 се односи на цоеф_б_1 • цоелселб[2:0] = 010 се односи на цоеф_б_2 • … и тако даље. Ови сигнали су доступни само када је омогућена функција интерног коефицијента. |
Улазни каскадни сигнали
| Назив сигнала | Тип | Ширина | Опис |
| скенирање[] | Инпут | 27 | Улазна магистрала података за улазни каскадни модул.
Повежите ове сигнале са сигналима скенирања из претходног ДСП језгра. |
| скенирање[] | Излаз | 27 | Излазна магистрала података улазног каскадног модула.
Повежите ове сигнале са сигналима скенирања следећег ДСП језгра. |
Излазни каскадни сигнали
| Назив сигнала | Тип | Ширина | Опис |
| ланац[] | Инпут | 64 | Улазна магистрала података за излазни каскадни модул.
Повежите ове сигнале са ланчаним сигналима из претходног ДСП језгра. |
| ланац[] | Излаз | 64 | Излазна магистрала података излазног каскадног модула.
Повежите ове сигнале са ланчаним сигналима следећег ДСП језгра. |
Историја ревизија документа за Цицлоне 10 ГКС Нативе Фикед Поинт ДСП ИП Цоре Упутство за кориснике
| Датум | Версион | Промене |
| новембар 2017 | 2017.11.06 | Првобитно издање. |
Интел Цорпоратион. Сва права задржана. Интел, Интел лого и друге Интел ознаке су заштитни знаци Интел Цорпоратион или њених подружница. Интел гарантује перформансе својих ФПГА и полупроводничких производа у складу са тренутним спецификацијама у складу са Интеловом стандардном гаранцијом, али задржава право да изврши измене било којег производа и услуге у било ком тренутку без обавештења. Интел не преузима никакву одговорност или одговорност која произилази из примене или коришћења било које информације, производа или услуге описане овде осим ако је Интел изричито пристао у писаној форми. Интеловим клијентима се саветује да набаве најновију верзију спецификација уређаја пре него што се ослоне на било коју објављену информацију и пре него што наруче производе или услуге.
Друга имена и брендови могу се сматрати власништвом других.
Документи / Ресурси
 |
интел УГ-20094 Цицлоне 10 ГКС ДСП ИП језгро нативе фиксне тачке [пдф] Упутство за кориснике УГ-20094 Цицлоне 10 ГКС изворно ДСП језгро са фиксном тачком, УГ-20094, Цицлоне 10 ГКС изворно ДСП језгро са фиксном тачком, ДСП ИП језгро са фиксном тачком, ДСП ИП језгро са фиксном тачком, ДСП ИП језгро |
