intel UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core

Intel® Cyclone® 10 GX Native Fixed Point DSP IP Core User Guide

Ang Intel Cyclone® 10 GX Native Fixed Point DSP IP core ay nagbibigay at kinokontrol ang isang bloke ng Intel Cyclone 10 GX Variable Precision Digital Signal Processing (DSP). Available lang ang Cyclone 10 GX Native Fixed Point DSP IP core para sa mga Intel Cyclone 10 GX device.

Cyclone 10 GX Native Fixed Point DSP IP Core Functional Block Diagram

Kaugnay na Impormasyon
Panimula sa Intel FPGA IP Cores.

Mga Tampok ng Cyclone 10 GX Native Fixed Point DSP IP Core

Sinusuportahan ng Cyclone 10 GX Native Fixed Point DSP IP core ang mga sumusunod na feature:

• Mataas ang performance, power-optimized, at ganap na rehistradong multiplication operations
• 18-bit at 27-bit na haba ng salita
• Dalawang 18 × 19 multiplier o isang 27 × 27 multiplier bawat bloke ng DSP
• Built-in na karagdagan, pagbabawas, at 64-bit na double accumulation na rehistro upang pagsamahin ang mga resulta ng multiplikasyon
• Nag-cascading ng 19-bit o 27-bit kapag hindi pinagana ang pre-adder at nag-cascading ng 18-bit kapag ginamit ang pre-adder para bumuo ng tap-delay line para sa pag-filter ng application
• Cascading 64-bit output bus upang palaganapin ang mga resulta ng output mula sa isang bloke patungo sa susunod na bloke nang walang panlabas na suporta sa lohika
• Sinusuportahan ang hard pre-adder sa 19-bit at 27-bit na mga mode para sa simetriko na mga filter
• Internal coefficient register bank sa parehong 18-bit at 27-bit mode para sa pagpapatupad ng filter
• 18-bit at 27-bit na systolic finite impulse response (FIR) na mga filter na may distributed output adder

Pagsisimula

Ang kabanatang ito ay nagbibigay ng pangkalahatanview ng daloy ng disenyo ng core ng Intel FPGA IP upang matulungan kang mabilis na makapagsimula sa Cyclone 10 GX Native Fixed Point DSP IP core. Ang Intel FPGA IP Library ay naka-install bilang bahagi ng proseso ng pag-install ng Intel Quartus® Prime. Maaari mong piliin at i-parameter ang anumang Intel FPGA IP core mula sa library. Nagbibigay ang Intel ng pinagsama-samang editor ng parameter na nagbibigay-daan sa iyong i-customize ang Intel FPGA DSP IP core upang suportahan ang isang malawak na iba't ibang mga application. Ginagabayan ka ng editor ng parameter sa pagtatakda ng mga value ng parameter at pagpili ng mga opsyonal na port.

Kaugnay na Impormasyon

• Panimula sa Intel FPGA IP Cores
  Nagbibigay ng pangkalahatang impormasyon tungkol sa lahat ng Intel FPGA IP cores, kabilang ang parameterizing, generating, upgrade, at simulating IP cores.
• Paggawa ng Version-Independent IP at Platform Designer (Standard) Simulatio Scripts
  Gumawa ng mga simulation script na hindi nangangailangan ng mga manu-manong update para sa software o mga pag-upgrade ng bersyon ng IP.
• Pinakamahuhusay na Kasanayan sa Pamamahala ng Proyekto
  Mga alituntunin para sa mahusay na pamamahala at portability ng iyong proyekto at IP files.

Cyclone 10 GX Native Fixed Point DSP IP Core Parameter Settings

Maaari mong i-customize ang Cyclone 10 GX Native Fixed Point DSP IP core sa pamamagitan ng pagtukoy sa mga parameter gamit ang parameter editor sa Intel Quartus Prime software.

Tab ng Operation Mode

Parameter	Parameter na Binuo ng IP	Halaga	Paglalarawan
Mangyaring piliin ang mode ng pagpapatakbo	operation_mode	m18×18_full m18×18_sumof2 m18×18_plus36 m18×18_systolic m27×27	Piliin ang gustong operational mode.
Multiplier Configuration
Format ng representasyon para sa nangungunang multiplier x operand	signed_max	pinirmahan nang hindi pinirmahan	Tukuyin ang format ng representasyon para sa nangungunang multiplier x operand.

Parameter	Parameter na Binuo ng IP	Halaga	Paglalarawan
Format ng representasyon para sa nangungunang multiplier y operand	signed_may	pinirmahan nang hindi pinirmahan	Tukuyin ang format ng representasyon para sa nangungunang multiplier y operand.
Format ng representasyon para sa bottom multiplier x operand	signed_mbx	pinirmahan nang hindi pinirmahan	Tukuyin ang format ng representasyon para sa ilalim na multiplier x operand.
Format ng representasyon para sa bottom multiplier y operand	signed_mby	pinirmahan nang hindi pinirmahan	Tukuyin ang format ng representasyon para sa ilalim na multiplier y operand. Palaging pumili hindi pinirmahan para sa m18×18_plus36 .
Paganahin ang 'sub' na port	enable_sub	Hindi Oo	Pumili Oo upang paganahin sub port.
Irehistro ang input na 'sub' ng multiplier	sub_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa sub input register.
Input Cascade
I-enable ang input cascade para sa 'ay' input	ay_use_scan_in	Hindi Oo	Pumili Oo para paganahin ang input cascade module para sa ay data input. Kapag pinagana mo ang input cascade module, ginagamit ng Cyclone 10 GX Native Fixed Point DSP IP core ang mga scanin input signal bilang input sa halip na ay input signal.
I-enable ang input cascade para sa 'by' input	by_use_scan_in	Hindi Oo	Pumili Oo upang paganahin ang input cascade module para sa pamamagitan ng data input. Kapag pinagana mo ang input cascade module, ang Cyclone 10 GX Native Fixed Point DSP IP core ay gumagamit ng ay input signal bilang input sa halip na sa pamamagitan ng input signal.
Paganahin ang data ay delay register	delay_scan_out_ay	Hindi Oo	Pumili Oo upang paganahin ang delay register sa pagitan ng ay at ng mga input register. Ang tampok na ito ay hindi suportado sa m18×18_plus36 at m27x27 mode ng pagpapatakbo.

Parameter	Parameter na Binuo ng IP	Halaga	Paglalarawan
Paganahin ang data sa pamamagitan ng pagpaparehistro ng pagkaantala	delay_scan_out_by	Hindi Oo	Pumili Oo upang paganahin ang delay register sa pagitan ng mga input register at scanout output bus. Ang tampok na ito ay hindi suportado sa m18×18_plus36 at m27x27 mode ng pagpapatakbo.
Paganahin ang scanout port	gui_scanout_enable	Hindi Oo	Pumili Oo upang paganahin scanout output bus.
'scanout' output bus width	scan_out_width	1–27	Tukuyin ang lapad ng scanout output bus.
Configuration ng Data 'x'
'ax' input na lapad ng bus	ax_width	1–27	Tukuyin ang lapad ng axe input bus.(1)
Irehistro ang input na 'ax' ng multiplier	ax_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa ax input register. ax input register ay hindi magagamit kung itinakda mo 'ax' operand source sa 'coef'.
'bx' input na lapad ng bus	bx_width	1–18	Tukuyin ang lapad ng bx input bus.(1)
Irehistro ang input na 'bx' ng multiplier	bx_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa bx input register. bx input register ay hindi magagamit kung itinakda mo 'bx' operand source sa 'coef'.
Configuration ng Data 'y'
'ay' o 'scanin' ang lapad ng bus	ay_scan_in_width	1–27	Tukuyin ang lapad ng ay o scanin input bus.(1)
Magrehistro ng input 'ay' o input 'scanin' ng multiplier	ay_scan_in_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa ay o scanin input register.
'sa pamamagitan ng' input na lapad ng bus	by_width	1–19	Tukuyin ang lapad ng sa pamamagitan ng input bus.(1)

Parameter	Parameter na Binuo ng IP	Halaga	Paglalarawan
Magrehistro ng input 'sa pamamagitan ng' ng multiplier	by_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa by o scanin rehistro ng input.(1)
Output 'resulta' Configuration
'resulta' output bus width	resulta_a_lapad	1–64	Tukuyin ang lapad ng resulta ng output bus.
'resultb' output bus width	resulta_b_width	1–64	Tukuyin ang lapad ng resultb output bus. available lang ang resultb kapag gumagamit ng operation_mode m18×18_full.
Gamitin ang output register	output_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang signal ng input clock para sa resulta at mga resulta ng mga rehistro ng output.

Pre-adder Tab

Parameter	Parameter na Binuo ng IP	Halaga	Paglalarawan
'ay' operand source	operand_source_may	input preadder	Tukuyin ang operand source para sa ay input. Pumili preadder upang paganahin ang pre-adder module para sa nangungunang multiplier. Ang mga setting para sa ay at sa pamamagitan ng operand source ay dapat na pareho.
'sa pamamagitan ng' operand source	operand_source_mby	input preadder	Tukuyin ang operand source para sa pamamagitan ng input. Pumili preadder para paganahin ang pre-adder module para sa bottom multiplier. Ang mga setting para sa ay at sa pamamagitan ng operand source ay dapat na pareho.
Itakda ang pre-adder na operasyon sa pagbabawas	preadder_subtract_a	Hindi Oo	Pumili Oo upang tukuyin ang pagpapatakbo ng pagbabawas para sa pre-adder module para sa nangungunang multiplier. Dapat pareho ang mga setting ng pre-adder para sa top at bottom multiplier.
Itakda ang pre-adder b operation sa pagbabawas	preadder_subtract_b	Hindi Oo	Pumili Oo upang tukuyin ang pagpapatakbo ng pagbabawas para sa pre-adder module para sa pang-ibaba na multiplier. Dapat pareho ang mga setting ng pre-adder para sa top at bottom multiplier.
Configuration ng Data 'z'
'az' input lapad ng bus	az_width	1–26	Tukuyin ang lapad ng az input bus.(1)
Magrehistro ng input 'az' ng multiplier	az_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa az input registers. Ang mga setting ng orasan para sa ay at az input register ay dapat na pareho.
'bz' input lapad ng bus	bz_width	1–18	Tukuyin ang lapad ng bz input bus.(1)
Magrehistro ng input 'bz' ng multiplier	bz_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa mga bz input register. Ang mga setting ng orasan para sa by and bz input registers ay dapat na pareho.

Tab na Panloob na Coefficient

Parameter	Parameter na Binuo ng IP	Halaga	Paglalarawan
'ax' operand source	operand_source_max	input coef	Tukuyin ang operand source para sa ax input bus. Pumili coef para paganahin ang internal coefficient module para sa top multiplier. Pumili Hindi para sa Irehistro ang input na 'ax' ng multiplier parameter kapag pinagana mo ang tampok na internal coefficient.

Parameter	Parameter na Binuo ng IP	Halaga	Paglalarawan
			Ang mga setting para sa ax at bx operand source ay dapat na pareho.
'bx' operand source	operand_source_mbx	input coef	Tukuyin ang operand source para sa bx input bus. Pumili coef para paganahin ang internal coefficient module para sa top multiplier. Pumili Hindi para sa Irehistro ang input na 'bx' ng multiplier parameter kapag pinagana mo ang tampok na internal coefficient. Ang mga setting para sa ax at bx operand source ay dapat na pareho.
'coefsel' Input Register Configuration
Irehistro ang input na 'coefsela' ng multiplier	coef_sel_a_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa coefsela input registers.
Irehistro ang input na 'coefselb' ng multiplier	coef_sel_b_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa coefselb input registers.
Configuration ng Coefficient Storage
coef_a_0–7	coef_a_0–7	Integer	Tukuyin ang mga halaga ng coefficient para sa ax input bus. Para sa 18-bit operation mode, ang maximum na halaga ng input ay 218 – 1. Para sa 27-bit na operasyon, ang maximum na value ay 227 – 1.
coef_b_0–7	coef_b_0–7	Integer	Tukuyin ang mga halaga ng coefficient para sa bx input bus.

Accumulator/Output Cascade Tab

Parameter	Parameter na Binuo ng IP	Halaga	Paglalarawan
Paganahin ang port na 'mag-ipon'	enable_accumulate	Hindi Oo	Pumili Oo upang paganahin port ng accumulator.
Paganahin ang 'negate' port	enable_negate	Hindi Oo	Pumili Oo upang paganahin tanggihan ang port.
Paganahin ang 'loadconst' port	enable_loadconst	Hindi Oo	Pumili Oo upang paganahin loadconst port.
Magrehistro ng input na 'naipon' ng nagtitipon	accumulate_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0 , Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa accumulate input registers.

Parameter	Parameter na Binuo ng IP	Halaga	Paglalarawan
Irehistro ang input na 'loadconst' ng accumulator	load_const_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa loadconst input registers.
Magrehistro ng input na 'negate' ng adder unit	negate_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa negate input registers.
Paganahin ang double accumulator	enable_double_accum	Hindi Oo	Pumili Oo upang paganahin ang tampok na double accumulator.
N halaga ng preset na pare-pareho	load_const_value	0 – 63	Tukuyin ang preset na pare-parehong halaga. Ang halagang ito ay maaaring 2N saan N ay ang preset na pare-parehong halaga.
Paganahin ang chainin port	use_chainadder	Hindi Oo	Pumili Oo upang paganahin ang output cascade module at ang chainin input bus. Ang tampok na output cascade ay hindi suportado sa m18×18_full mode ng pagpapatakbo.
Paganahin ang chainout port	gui_chainout_enable	Hindi Oo	Pumili Oo upang paganahin ang chainout output bus. Ang tampok na output cascade ay hindi suportado sa m18×18_full mode ng pagpapatakbo.

Tab ng Pipelining

Parameter	Parameter na Binuo ng IP	Halaga	Paglalarawan
Magdagdag ng input pipeline register sa input data signal (x/y/z/coefsel)	input_pipeline_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa x, y, z, coefsela at coefselb pipeline input registers.
Magdagdag ng input pipeline register sa 'sub' na signal ng data	sub_pipeline_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa sub pipeline input register. (2)
Magdagdag ng rehistro ng input pipeline sa signal ng data na 'mag-ipon'	accum_pipeline_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa accumulate pipeline input register.(2)
Magdagdag ng rehistro ng input pipeline sa signal ng data na 'loadconst'	load_const_pipeline_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa loadconst pipeline input register.(2)
Magdagdag ng input pipeline register sa 'negate' signal ng data	negate_pipeline_clock	Hindi Orasan0 Orasan1 Orasan2	Pumili Orasan0, Orasan1, o Orasan2 upang paganahin at tukuyin ang input clock signal para sa negate pipeline input register.(2)

Maximum Input Data Width Bawat Operation Mode
Maaari mong i-customize ang lapad ng data para sa x, y, at z input gaya ng tinukoy sa talahanayan.

Ang lahat ng mga rehistro ng input ng pipeline para sa mga dynamic na control signal ay dapat magkaroon ng parehong setting ng orasan.

Mode ng Operasyon	Pinakamataas na Lapad ng Data ng Input
	ax	ay	az	bx	by	bz
Nang walang Pre-adder o Internal Coefficient
m18×18_full	18 (lagdaan) 18 (hindi pirmado)	19 (lagdaan) 18 (hindi pirmado)	Hindi ginagamit	18 (lagdaan) 18 (hindi pirmado)	19 (lagdaan) 18 (hindi pirmado)	Hindi ginagamit
m18×18_sumof2
m18×18_systolic
m18×18_plus36
m27×27	27 (lagdaan) 27 (hindi pirmado)		Hindi ginagamit
Gamit ang Pre-adder Feature Lamang
m18×18_full	18 (lagdaan) 18 (hindi pirmado)
m18×18_sumof2
m18×18_systolic
m27×27	27 (lagdaan) 27 (hindi pirmado)	26 (lagdaan) 26 (hindi pirmado)		Hindi ginagamit
Sa Internal Coefficient Feature Lang
m18×18_full	Hindi ginagamit	19 (lagdaan) 18 (hindi pirmado)	Hindi ginagamit		19 (lagdaan) 18 (hindi pirmado)	Hindi ginagamit
m18×18_sumof2
m18×18_systolic
m27×27		27 (lagdaan) 27 (hindi pirmado)			Hindi ginagamit

Functional na Paglalarawan

Ang Cyclone 10 GX Native Fixed Point DSP IP core ay binubuo ng 2 arkitektura; 18 × 18 multiplication at 27 × 27 multiplication. Ang bawat instantiation ng Cyclone 10 GX Native Fixed Point DSP IP core ay bumubuo lamang ng 1 sa 2 arkitektura depende sa mga napiling operational mode. Maaari mong paganahin ang mga opsyonal na module sa iyong application.

Kaugnay na Impormasyon
Variable Precision DSP Blocks sa Intel Cyclone 10 GX Devices chapter, Intel Cyclone 10 GX Core Fabric at General Purpose I/Os Handbook.

Mga Mode ng Pagpapatakbo

Ang Cyclone 10 GX Native Fixed Point DSP IP core ay sumusuporta sa 5 operational mode:

• Ang 18 × 18 Full Mode
• Ang 18 × 18 Sum ng 2 Mode
• Ang 18 × 18 Plus 36 Mode
• Ang 18 × 18 Systolic Mode
• Ang 27 × 27 Mode

Ang 18 × 18 Full Mode
Kapag na-configure bilang 18 × 18 full mode, ang Cyclone 10 GX Native Fixed Point DSP IP core ay gumagana bilang dalawang independent 18 (signed/unsigned) × 19 (signed) o 18
(signed/unsigned) × 18 (unsigned) multiplier na may 37-bit na output. Inilalapat ng mode na ito ang mga sumusunod na equation:

• resulta = palakol * ay
• resultab = bx * ni

Ang 18 × 18 Full Mode na Arkitektura

Ang 18 × 18 Sum ng 2 Mode
Sa 18 × 18 Sum of 2 mode, ang Cyclone 10 GX Native Fixed Point DSP IP core ay nagbibigay-daan sa mga top at bottom multiplier at bumubuo ng resulta mula sa pagdaragdag o pagbabawas sa pagitan ng 2 multiplier. Kinokontrol ng sub-dynamic na control signal ang isang adder upang maisagawa ang mga pagpapatakbo ng karagdagan o pagbabawas. Ang resulta na lapad ng output ng Cyclone 10 GX Native Fixed Point DSP IP core ay maaaring sumuporta ng hanggang 64 bits kapag pinagana mo ang accumulator/output cascade. Inilalapat ng mode na ito ang equation ng resulta =[±(ax * ay) + (bx * by)].

Ang 18 × 18 Sum ng 2 Mode na Arkitektura

Ang 18 × 18 Plus 36 Mode
Kapag na-configure bilang 18 × 18 Plus 36 mode, ang Cyclone 10 GX Native Fixed Point DSP IP core ay nagbibigay-daan lamang sa nangungunang multiplier. Inilalapat ng mode na ito ang equation ng resulta = (ax * ay) + concatenate(bx[17:0],by[17:0]).

Ang 18 × 18 Plus 36 Mode na Arkitektura

Dapat mong itakda ang format ng Representasyon para sa mga pang-ibabang multiplier y operand sa unsigned kapag ginagamit ang mode na ito. Kapag ang input bus ay mas mababa sa 36-bit sa mode na ito, kailangan mong ibigay ang kinakailangang nilagdaang extension upang punan ang 36-bit na input.

Paggamit ng Mas Mababa sa 36-bit na Operand Sa 18 × 18 Plus 36 Mode
Itong exampIpinapakita nito kung paano i-configure ang Cyclone 10 GX Native Fixed Point DSP IP core para gumamit ng 18 × 18 Plus 36 operational mode na may nilagdaang 12-bit na data ng input na 101010101010 (binary) sa halip na isang 36-bit na operand.

1. Itakda ang format ng Representasyon para sa ilalim na multiplier x operand: sa nilagdaan.
2. Itakda ang format ng Representasyon para sa bottom multiplier y operand: sa unsigned.
3. Itakda ang 'bx' input bus width sa 18.
4. Itakda ang 'by' input bus width sa 18.
5. Magbigay ng data ng '111111111111111111' sa bx input bus.
6. Magbigay ng data ng '111111101010101010' sa pamamagitan ng input bus.

Ang 18 × 18 Systolic Mode
Sa 18 × 18 systolic operational mode, ang Cyclone 10 GX Native Fixed Point DSP IP core ay nagbibigay-daan sa mga top at bottom multiplier, isang input systolic register para sa pinakamataas na multiplier, at isang chain systolic register para sa chain sa mga input signal. Kapag pinagana mo ang output cascade, sinusuportahan ng mode na ito ang resulta na lapad ng output na 44 bits. Kapag pinagana mo ang feature ng accumulator nang walang output cascade, maaari mong i-configure ang resulta na lapad ng output sa 64 bits.

Ang 18 × 18 Systolic Mode na Arkitektura

Ang 27 × 27 Mode
Kapag na-configure bilang 27 × 27 na mga mode, ang Cyclone 10 GX Native Fixed Point DSP IP core ay nagbibigay-daan sa isang 27(signed/unsigned) × 27(signed/unsigned) multiplier. Ang output bus ay maaaring sumuporta ng hanggang 64 bits na may naka-enable na accumulator/output cascade. Inilalapat ng mode na ito ang equation ng resulta = ax * ay.

Ang 27 × 27 Mode na Arkitektura

Opsyonal na Mga Module

Ang mga opsyonal na module na available sa Cyclone 10 GX Native Fixed Point DSP IP Core ay:

• Input cascade
• Mga pre-adder
• Panloob na Coefficient
• Accumulator at output cascade
• Mga rehistro ng pipeline

Input Cascade
Ang tampok na input cascade ay sinusuportahan sa ay at sa pamamagitan ng input bus. Kapag itinakda mo ang Enable input cascade para sa 'ay' input sa Oo, ang Cyclone 10 GX Native Fixed Point DSP IP core ay kukuha ng mga input mula sa scan input signal sa halip na ay input bus. Kapag itinakda mo ang Enable input cascade para sa 'by' input sa Oo, ang Cyclone 10 GX Native Fixed Point DSP IP core ay kukuha ng mga input mula sa ay input bus sa halip na sa pamamagitan ng input bus.

Inirerekomenda na paganahin ang mga input register para sa ay at/o sa tuwing ang input cascade ay pinagana para sa kawastuhan ng application.

Maaari mong paganahin ang mga delay register na tumugma sa latency na kinakailangan sa pagitan ng input register at output register. Mayroong 2 delay register sa core. Ang top delay register ay ginagamit para sa ay o scan-in input ports habang ang lower delay register ay ginagamit para sa scanout output ports. Ang mga delay register na ito ay sinusuportahan sa 18 × 18 full mode, 18 × 18 sums ng 2 mode, at 18 × 18 systolic mode.

Pre-adder

Maaaring i-configure ang pre-adder sa mga sumusunod na configuration:

• Dalawang independiyenteng 18-bit (signed/unsigned) pre-adder.
• Isang 26-bit na pre-adder.

Kapag pinagana mo ang pre-adder sa 18 × 18 multiplication modes, ang ay at az ay ginagamit bilang input bus sa itaas na pre-adder habang ang by at bz ay ginagamit bilang input bus sa ibabang pre-adder. Kapag pinagana mo ang pre-adder sa 27 × 27 multiplication mode, ang ay at az ay ginagamit bilang input bus sa pre-adder. Sinusuportahan ng pre-adder ang parehong mga pagpapatakbo ng karagdagan at pagbabawas. Kapag ang parehong mga pre-adder sa loob ng parehong DSP block ay ginamit, dapat silang magbahagi ng parehong uri ng operasyon (alinman sa karagdagan o pagbabawas).

Panloob na Coefficient
Ang panloob na koepisyent ay maaaring sumuporta ng hanggang walong pare-parehong koepisyent para sa mga multiplicand sa 18-bit at 27-bit na mga mode. Kapag pinagana mo ang feature na internal coefficient, bubuo ang dalawang input bus para makontrol ang pagpili ng coefficient multiplexer. Ang coefsela input bus ay ginagamit upang piliin ang mga paunang natukoy na coefficient para sa top multiplier at ang counsel input bus ay ginagamit upang piliin ang mga paunang natukoy na coefficient para sa bottom multiplier.

Hindi sinusuportahan ng internal na coefficient storage ang mga dynamic na nakokontrol na coefficient value at ang external na coefficient na storage ay kinakailangan upang maisagawa ang naturang operasyon.

Accumulator at Output Cascade

Maaaring paganahin ang module ng accumulator upang maisagawa ang mga sumusunod na operasyon:

• Pagdaragdag o pagbabawas ng operasyon
• Ang operasyon ng bias na rounding gamit ang isang pare-parehong halaga ng 2N
• Dual channel akumulasyon

Upang dynamic na maisagawa ang pagdaragdag o pagbabawas ng operasyon ng nagtitipon, kontrolin ang negate input signal. Para sa isang biased rounding operation, maaari mong tukuyin at i-load ang preset constant na 2N bago paganahin ang accumulator module sa pamamagitan ng pagtukoy ng integer sa parameter N value ng preset constant. Ang integer N ay dapat na mas mababa sa 64. Maaari mong dynamic na paganahin o huwag paganahin ang paggamit ng preset constant sa pamamagitan ng pagkontrol sa loadconst signal. Maaari mong gamitin ang operasyong ito bilang isang aktibong muxing ng round value sa path ng feedback ng accumulator. Ang na-load na gastos at ang naipon na paggamit ng signal ay kapwa eksklusibo.

Maaari mong paganahin ang double accumulator register gamit ang parameter Paganahin ang double accumulator upang magsagawa ng double accumulation. Maaaring suportahan ng module ng accumulator ang pag-chain ng maramihang mga bloke ng DSP para sa mga pagpapatakbo ng karagdagan o pagbabawas sa pamamagitan ng pagpapagana ng chaining input port at chain-out output port. Sa 18 × 18 systolic mode, 44-bit lang ng chain input bus at chain out output bus ang gagamitin. Gayunpaman, ang lahat ng 64-bit na chain sa input bus ay dapat na konektado sa chain-out output bus mula sa naunang DSP block.

Rehistro ng Pipeline

Ang Cyclone 10 GX Native Fixed Point DSP IP core ay sumusuporta sa isang antas ng pipeline register. Sinusuportahan ng rehistro ng pipeline ang hanggang tatlong mapagkukunan ng orasan at isang asynchronous na malinaw na signal upang i-reset ang mga rehistro ng pipeline. Mayroong limang mga rehistro ng pipeline:

• data input bus pipeline register
• sub dynamic control signal pipeline register
• tanggihan ang dynamic na control signal pipeline register
• makaipon ng dynamic na control signal pipeline register
• loadconst dynamic control pipeline register

Maaari mong piliing paganahin ang bawat data input bus pipeline registers at ang dynamic control signal pipeline ay nagrerehistro nang hiwalay. Gayunpaman, ang lahat ng pinaganang rehistro ng pipeline ay dapat gumamit ng parehong pinagmulan ng orasan.

Clocking Scheme

Ang input, pipeline, at output na nagrerehistro sa Cyclone 10 GX Native Fixed Point DSP IP core ay sumusuporta sa tatlong clock source/enables at dalawang asynchronous clears. Ang lahat ng input registers ay gumagamit ng aclr[0] at lahat ng pipeline at output registers ay gumagamit ng aclr[1]. Ang bawat uri ng rehistro ay maaaring pumili ng isa sa tatlong pinagmumulan ng orasan at ang mga signal ng orasan ay nagpapagana. Kapag na-configure mo ang Cyclone 10 GX Native Fixed Point DSP IP core sa 18 × 18 systolic operation mode, itatakda ng Intel Quartus Prime software ang input systolic register at ang chain systolic register clock source sa parehong pinagmulan ng orasan gaya ng output register sa loob.

Kapag pinagana mo ang tampok na double accumulator, itatakda ng Intel Quartus Prime software ang double accumulator register clock source sa parehong pinagmulan ng orasan bilang ang output register sa loob.

Mga Limitasyon sa Clocking Scheme
Ipinapakita ng tab na ito ang mga hadlang na dapat mong ilapat para sa lahat ng mga scheme ng pagrehistro ng orasan.

Kundisyon	Pagpigil
Kapag pinagana ang pre-adder	Ang pinagmulan ng orasan para sa ay at az input registers ay dapat na pareho.

	Ang pinagmulan ng orasan para sa mga rehistro ng input ng by at bz ay dapat na pareho.
Kapag pinagana ang mga rehistro ng pipeline	Ang pinagmulan ng orasan para sa lahat ng mga rehistro ng pipeline ay dapat na pareho.
Kapag nagrerehistro ang alinman sa mga input para sa mga dynamic na signal ng kontrol	Ang pinagmulan ng orasan para sa mga rehistro ng input para sa sub, accumulate, loadconst, at negate ay dapat na pareho.

Cyclone 10 GX Native Fixed Point DSP IP Core Signals

Ipinapakita ng sumusunod na figure ang input at output signal ng Cyclone 10 GX Native Fixed Point DSP IP core.

Cyclone 10 GX Native Fixed Point DSP IP Core Signals

Mga Signal ng Input ng Data

Pangalan ng Signal	Uri	Lapad	Paglalarawan
palakol []	Input	27	Mag-input ng data bus sa nangungunang multiplier.
ay[]	Input	27	Mag-input ng data bus sa nangungunang multiplier. Kapag naka-enable ang pre-adder, ang mga signal na ito ay ihahatid bilang input signal sa nangungunang pre-adder.
az[]	Input	26	Ang mga signal na ito ay mga input signal sa nangungunang pre-adder. Available lang ang mga signal na ito kapag naka-enable ang pre-adder. Ang mga signal na ito ay hindi magagamit sa m18×18_plus36 mode ng pagpapatakbo.
bx[]	Input	18	Mag-input ng data bus sa ibabang multiplier. Ang mga signal na ito ay hindi magagamit sa m27×27 mode ng pagpapatakbo.
ni []	Input	19	Mag-input ng data bus sa ibabang multiplier. Kapag naka-enable ang pre-adder, ang mga signal na ito ay nagsisilbing input signal sa ibabang pre-adder. Ang mga signal na ito ay hindi magagamit sa m27×27 mode ng pagpapatakbo.
bz[]	Input	18	Ang mga signal na ito ay input signal sa ibabang pre-adder. Available lang ang mga signal na ito kapag naka-enable ang pre-adder. Ang mga signal na ito ay hindi magagamit sa m27×27 at m18×18_plus36 mga mode ng pagpapatakbo.

Mga Signal ng Output ng Data

Pangalan ng Signal	Uri	Lapad	Decsr ngirim
resulta []	Output	64	Output data bus mula sa nangungunang multiplier. Sinusuportahan ng mga signal na ito ang hanggang 37 bits para sa m18×18_full mode ng pagpapatakbo.
resultab[]	Output	37	Output data bus mula sa ibabang multiplier. Available lang ang mga signal na ito sa m18×18_full mode ng pagpapatakbo.

Orasan, Paganahin, at I-clear ang Mga Signal

Pangalan ng Signal	Uri	Lapad	Paglalarawan
clk[]	Input	3	Mag-input ng mga signal ng orasan para sa lahat ng mga rehistro. Available lang ang mga signal ng orasan na ito kung nakatakda ang alinman sa mga input register, pipeline register, o output register Orasan0, Orasan1, o Orasan2. • clk[0] = Orasan0 • clk[1] = Orasan1 • clk[2] = Orasan2
ena[]	Input	3	Paganahin ang orasan para sa clk[2:0]. Ang signal na ito ay aktibo-Mataas. • ang ena[0] ay para sa Orasan0 • ang ena[1] ay para sa Orasan1 • ang ena[2] ay para sa Orasan2
aclr[]	Input	2	Asynchronous malinaw na input signal para sa lahat ng mga rehistro. Ang signal na ito ay aktibo-Mataas. Gamitin aclr[0] para sa lahat ng mga rehistro ng input at paggamit aclr[1] para sa lahat ng pipeline register at output register. Bilang default, ang signal na ito ay de-asserted.

Mga Dynamic na Control Signal

Pangalan ng Signal	Uri	Lapad	Paglalarawan
sub	Input	1	Input signal para idagdag o ibawas ang output ng top multiplier sa output ng bottom multiplier. • I-deassert ang signal na ito upang tukuyin ang pagpapatakbo ng karagdagan. • Igiit ang signal na ito upang tukuyin ang operasyon ng pagbabawas. Bilang default, ang signal na ito ay deasserted. Maaari mong igiit o i-deassert ang signal na ito habang tumatakbo.(3)
pabayaan	Input	1	Mag-input ng signal para idagdag o ibawas ang kabuuan ng mga top at bottom na multiplier kasama ang data mula sa mga signal ng chainin. • I-deassert ang signal na ito upang tukuyin ang pagpapatakbo ng karagdagan. • Igiit ang signal na ito upang tukuyin ang operasyon ng pagbabawas. Bilang default, ang signal na ito ay deasserted. Maaari mong igiit o i-deassert ang signal na ito habang tumatakbo.(3)
makaipon	Input	1	Mag-input ng signal para paganahin o huwag paganahin ang feature ng accumulator. • I-deassert ang signal na ito upang huwag paganahin ang feature ng accumulator. • Igiit ang senyas na ito para paganahin ang feature ng accumulator. Bilang default, ang signal na ito ay deasserted. Maaari mong igiit o i-deassert ang signal na ito habang tumatakbo.(3)
loadconst	Input	1	Input signal para paganahin o huwag paganahin ang load constant na feature. • I-deassert ang signal na ito upang huwag paganahin ang tampok na load constant. • Igiit ang senyas na ito upang paganahin ang tampok na load constant. Bilang default, ang signal na ito ay deasserted. Maaari mong igiit o i-deassert ang signal na ito habang tumatakbo.(3)

Mga Panloob na Coeficient Signal

Pangalan ng Signal	Uri	Lapad	Paglalarawan
coefsela[]	Input	3	Mga signal ng pagpili ng input para sa 8 coefficient value na tinukoy ng user para sa nangungunang multiplier. Ang mga halaga ng koepisyent ay naka-imbak sa panloob na memorya at tinukoy ng mga parameter coef_a_0 sa coef_a_7. • coefsela[2:0] = 000 ang tumutukoy sa coef_a_0 • coefsela[2:0] = 001 ang tumutukoy sa coef_a_1 • tumutukoy sa coelsela[2:0] = 010 coef_a_2 • … at iba pa. Ang mga signal na ito ay magagamit lamang kapag ang tampok na panloob na coefficient ay pinagana.
coefselb[]	Input	3	Mga signal ng pagpili ng input para sa 8 coefficient value na tinukoy ng user para sa pang-ibabang multiplier. Ang mga halaga ng koepisyent ay naka-imbak sa panloob na memorya at tinukoy ng mga parameter coef_b_0 sa coef_b_7. • coefselb[2:0] = 000 ang tumutukoy sa coef_b_0 • coefselb[2:0] = 001 ang tumutukoy sa coef_b_1 • tinutukoy ng coelselb[2:0] = 010 coef_b_2 • … at iba pa. Ang mga signal na ito ay magagamit lamang kapag ang tampok na panloob na coefficient ay pinagana.

Input Cascade Signals

Pangalan ng Signal	Uri	Lapad	Paglalarawan
scanin[]	Input	27	Input data bus para sa input cascade module. Ikonekta ang mga signal na ito sa mga scanout signal mula sa naunang DSP core.
scanout[]	Ouput	27	Output data bus ng input cascade module. Ikonekta ang mga signal na ito sa mga signal ng scanin ng susunod na core ng DSP.

Output Cascade Signals

Pangalan ng Signal	Uri	Lapad	Paglalarawan
chainin[]	Input	64	Input data bus para sa output cascade module. Ikonekta ang mga signal na ito sa mga signal ng chainout mula sa naunang DSP core.
chainout[]	Output	64	Output data bus ng output cascade module. Ikonekta ang mga signal na ito sa mga signal ng chainin ng susunod na core ng DSP.

Kasaysayan ng Pagbabago ng Dokumento para sa Cyclone 10 GX Native Fixed Point DSP IP Core User Guide

Petsa	Bersyon	Mga pagbabago
Nobyembre 2017	2017.11.06	Paunang paglabas.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago mag-order para sa mga produkto o serbisyo.

Maaaring i-claim ang ibang mga pangalan at brand bilang pag-aari ng iba.

Mga Dokumento / Mga Mapagkukunan

intel UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core [pdf] Gabay sa Gumagamit UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core, UG-20094, Cyclone 10 GX Native Fixed Point DSP IP Core, Native Fixed Point DSP IP Core, Fixed Point DSP IP Core, DSP IP Core

Mga sanggunian

• User Manual