intel UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core User Guide

L-Intel Cyclone® 10 GX Native Fixed Point DSP IP core tistanzia u tikkontrolla blokka waħda Intel Cyclone 10 GX Variable Precision Digital Signal Processing (DSP). Iċ-Cyclone 10 GX Native Fixed Point DSP IP qalba hija disponibbli biss għal apparati Intel Cyclone 10 GX.

Cyclone 10 GX Native Fixed Point DSP IP Core Functional Block Diagram

Informazzjoni Relatata
Introduzzjoni għall-Intel FPGA IP Cores.

Cyclone 10 GX Native Fixed Point DSP IP Karatteristiċi ewlenin

Iċ-Cyclone 10 GX Native Fixed Point DSP IP qalba tappoġġja l-karatteristiċi li ġejjin:

Operazzjonijiet ta 'multiplikazzjoni ta' prestazzjoni għolja, ottimizzati għall-enerġija, u rreġistrati bis-sħiħ
Tulijiet tal-kliem 18-bit u 27-bit

Żewġ multiplikaturi 18 × 19 jew multiplikatur wieħed 27 × 27 għal kull blokka DSP
Mibnija fl-addizzjoni, tnaqqis, u 64-bit akkumulazzjoni doppja reġistru biex jikkombinaw ir-riżultati tal-multiplikazzjoni

Cascading 19-bit jew 27-bit meta pre-adder huwa diżattivat u cascading 18-bit meta pre-adder jintuża biex jiffurmaw il-linja ta 'dewmien tal-vit għall-applikazzjoni tal-filtrazzjoni
Xarabank tal-output ta '64-bit kaskading biex jippropaga r-riżultati tal-output minn blokka waħda għall-blokka li jmiss mingħajr appoġġ ta' loġika esterna

Hard pre-adder appoġġjat fil-modi 19-bit u 27-bit għal filtri simetriċi
Bank tar-reġistru tal-koeffiċjent intern kemm fil-modi ta '18-il bit kif ukoll ta' 27 bit għall-implimentazzjoni tal-filtru

Filtri ta’ rispons ta’ impuls finit sistoliku ta’ 18-il bit u 27-bit (FIR) b’additur ta’ output distribwit

Nibdew

Dan il-kapitolu jipprovdi ħarsa ġeneraliview tal-fluss tad-disinn tal-qalba tal-Intel FPGA IP biex jgħinek tibda malajr bil-qalba tal-IP Cyclone 10 GX Native Fixed Point DSP. L-Intel FPGA IP Library hija installata bħala parti mill-proċess ta 'installazzjoni Intel Quartus® Prime. Tista' tagħżel u tipparametrizza kwalunkwe qalba Intel FPGA IP mil-librerija. Intel jipprovdi editur tal-parametri integrat li jippermettilek tippersonalizza l-qalba tal-IP Intel FPGA DSP biex tappoġġja varjetà wiesgħa ta 'applikazzjonijiet. L-editur tal-parametri jiggwidak permezz tal-issettjar tal-valuri tal-parametri u l-għażla tal-portijiet fakultattivi.

Informazzjoni Relatata

Introduzzjoni għall-Intel FPGA IP Cores
Jipprovdi informazzjoni ġenerali dwar il-qlub Intel FPGA IP kollha, inklużi l-parametrizzar, il-ġenerazzjoni, l-aġġornament u s-simulazzjoni tal-qlub IP.

Il-ħolqien ta' Skripts ta' Simulazzjoni ta' Disinjatur tal-Pjattaforma u IP Indipendenti mill-Verżjoni (Standard).
Oħloq skripts ta' simulazzjoni li ma jeħtiġux aġġornamenti manwali għal aġġornamenti ta' softwer jew verżjoni IP.
L-Aħjar Prattiki tal-Ġestjoni tal-Proġett
Linji gwida għall-ġestjoni effiċjenti u l-portabbiltà tal-proġett u l-IP tiegħek files.

Cyclone 10 GX Native Fixed Point DSP IP Issettjar tal-Parametru Core

Tista 'tippersonalizza l-qalba tal-IP DSP tal-Punt Fiss Native Cyclone 10 GX billi tispeċifika l-parametri billi tuża l-editur tal-parametri fis-softwer Intel Quartus Prime.

Mod ta' Operazzjoni Tab

Parametru	Parametru IP Ġenerat	Valur	Deskrizzjoni
Jekk jogħġbok agħżel il-mod ta 'tħaddim	operation_mode	m18×18_full m18×18_sumof2 m18×18_plus36 m18×18_systolic m27×27	Agħżel il-mod operattiv mixtieq.
Konfigurazzjoni Multiplikatur
Format tar-rappreżentazzjoni għall-ogħla multiplikatur x operand	signed_max	iffirmat mhux iffirmat	Speċifika l-format tar-rappreżentazzjoni għall-operand ta' fuq multiplikatur x.

Parametru	Parametru IP Ġenerat	Valur	Deskrizzjoni
Format tar-rappreżentazzjoni għall-ogħla multiplikatur y operand	iffirmat_may	iffirmat mhux iffirmat	Speċifika l-format tar-rappreżentazzjoni għall-operand ta' fuq multiplikatur y.
Format tar-rappreżentazzjoni għall-operat tal-multiplikatur x tal-qiegħ	signed_mbx	iffirmat mhux iffirmat	Speċifika l-format tar-rappreżentazzjoni għall-operat tal-multiplikatur x tal-qiegħ.
Format tar-rappreżentazzjoni għall-operat tal-multiplikatur tal-qiegħ y	signed_mby	iffirmat mhux iffirmat	Speċifika l-format tar-rappreżentazzjoni għall-operand tal-multiplikatur tal-qiegħ y. Dejjem agħżel mhux iffirmat għal m18×18_plus36 .
Ippermetti 'sub' port	enable_sub	Nru Iva	Agħżel Iva biex jippermettu subport.
Irreġistra l-input 'sub' tal-multiplikatur	sub_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru tal-input sub.
Input Cascade
Ippermetti l-input kaskata għall-input 'ay'	ay_use_scan_in	Nru Iva	Agħżel Iva biex tippermetti l-input kaskata modulu għal ay input tad-data. Meta tattiva l-modulu tal-kaskata tal-input, iċ-Cyclone 10 GX Native Fixed Point DSP IP qalba tuża s-sinjali tal-input tal-iskanin bħala input minflok ay sinjali tal-input.
Ippermetti l-input kaskata għal input 'by'	by_use_scan_in	Nru Iva	Agħżel Iva biex tippermetti l-input kaskata modulu għall-input tad-data. Meta tattiva l-modulu tal-kaskata tal-input, iċ-Cyclone 10 GX Native Fixed Point DSP IP qalba tuża s-sinjali ta 'input ay bħala input minflok minn sinjali ta' input.
Ippermetti d-data u r-reġistru tad-dewmien	delay_scan_out_ay	Nru Iva	Agħżel Iva biex jippermetti reġistru tad-dewmien bejn ay u minn reġistri input. Din il-karatteristika mhix appoġġjata fi m18×18_plus36 u m27x27 mod operattiv.

Parametru	Parametru IP Ġenerat	Valur	Deskrizzjoni
Attiva d-data permezz tar-reġistru tad-dewmien	delay_scan_out_by	Nru Iva	Agħżel Iva biex tippermetti reġistru tad-dewmien bejn permezz ta 'reġistri ta' input u bus output scanout. Din il-karatteristika mhix appoġġjata fi m18×18_plus36 u m27x27 mod operattiv.
Ippermetti l-iskanut port	gui_scanout_enable	Nru Iva	Agħżel Iva biex jippermettu bus output scanout.
'scanout' wisa' tal-linja tal-ħruġ	scan_out_width	1–27	Speċifika l-wisa 'ta' bus output scanout.
Konfigurazzjoni tad-Data 'x'
'ax' wisa' tax-xarabank tad-dħul	ax_width	1–27	Speċifika l-wisa 'ta' xarabank input tal-mannara.(1)
Irreġistra l-input 'ax' tal-multiplikatur	ax_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru tal-input tal-mannara. reġistru tal-input tal-mannara mhux disponibbli jekk issettja sors ta' operand 'ax' biex 'koef'.
'bx' wisa' tax-xarabank tad-dħul	bx_width	1–18	Speċifika l-wisa 'ta' bus input bx.(1)
Irreġistra l-input 'bx' tal-multiplikatur	bx_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru tal-input bx. bx input register mhuwiex disponibbli jekk issettja sors ta' operand 'bx' biex 'koef'.
Konfigurazzjoni tad-data 'y'
'ay' jew 'scanin' xarabank wisa'	ay_scan_in_width	1–27	Speċifika l-wisa 'ta' ay jew scanin input bus.(1)
Irreġistra input 'ay' jew input 'scanin' tal-multiplikatur	ay_scan_in_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru tal-input ay jew scanin.
'bil' wisa' tax-xarabank tad-dħul	by_width	1–19	Speċifika l-wisa 'ta' permezz tal-bus input.(1)

Parametru	Parametru IP Ġenerat	Valur	Deskrizzjoni
Irreġistra l-input 'by' tal-multiplikatur	by_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għal minn jew scanin reġistru tad-dħul.(1)
Output 'riżultat' Konfigurazzjoni
'riżultat' wisa' tal-linja tal-ħruġ	result_a_width	1–64	Speċifika l-wisa 'ta' xarabank tal-output resulta.
'riżultatb' wisa' tal-linja tal-ħruġ	result_b_width	1–64	Speċifika l-wisa 'tal-bus output tar-riżultat. resultb disponibbli biss meta tuża operation_mode m18×18_full.
Uża reġistru tal-ħruġ	output_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistri tal-ħruġ tar-riżultati u r-riżultatb.

Pre-ader Tab

Parametru	Parametru IP Ġenerat	Valur	Deskrizzjoni
sors ta' operand 'ay'	operand_source_may	preadder input	Speċifika s-sors tal-operand għal input ay. Agħżel predder biex jippermetti l-modulu pre-aderer għall-multiplikatur ta 'fuq. Is-settings għal ay u skond is-sors ta' l-operand għandhom ikunu l-istess.
'minn' sors ta' operand	operand_source_mby	preadder input	Speċifika s-sors tal-operand għall-input. Agħżel predder biex tippermetti l-modulu pre-ader għall-multiplikatur tal-qiegħ. Is-settings għal ay u skond is-sors ta' l-operand għandhom ikunu l-istess.
Issettja pre-adder operazzjoni għat-tnaqqis	predder_subtract_a	Nru Iva	Agħżel Iva biex tispeċifika l-operazzjoni tat-tnaqqis għall-modulu pre-ader għall-multiplikatur ta 'fuq. Is-settings ta' qabel l-additur għall-multiplikatur ta' fuq u ta' isfel għandhom ikunu l-istess.
Issettja l-operazzjoni ta' qabel l-additur b għat-tnaqqis	predder_subtract_b	Nru Iva	Agħżel Iva biex tispeċifika l-operazzjoni tat-tnaqqis għall-modulu pre-ader għall-multiplikatur tal-qiegħ. Is-settings ta' qabel l-additur għall-multiplikatur ta' fuq u ta' isfel għandhom ikunu l-istess.
Konfigurazzjoni tad-Data 'z'
'az' wisa' tax-xarabank tad-dħul	az_width	1–26	Speċifika l-wisa 'ta' az input bus.(1)
Irreġistra l-input 'az' tal-multiplikatur	az_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistri tad-dħul az. Is-settings tal-arloġġ għar-reġistri tad-dħul ay u az għandhom ikunu l-istess.
'bz' wisa' tax-xarabank tad-dħul	bz_width	1–18	Speċifika l-wisa 'tal-bus input bz.(1)
Irreġistra l-input 'bz' tal-multiplikatur	bz_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistri tad-dħul bz. Is-settings tal-arloġġ għar-reġistri tad-dħul by u bz għandhom ikunu l-istess.

Koeffiċjent Intern Tab

Parametru	Parametru IP Ġenerat	Valur	Deskrizzjoni
sors ta' operand 'ax'	operand_source_max	input koef	Speċifika s-sors tal-operand għall-bus input tal-mannara. Agħżel koef biex jippermetti l-modulu tal-koeffiċjent intern għall-multiplikatur ta 'fuq. Agħżel Nru għal Irreġistra l-input 'ax' tal-multiplikatur parametru meta tattiva l-karatteristika tal-koeffiċjent intern.

Parametru	Parametru IP Ġenerat	Valur	Deskrizzjoni
			Is-settings għas-sors tal-operandi ax u bx għandhom ikunu l-istess.
sors ta' operand 'bx'	operand_source_mbx	input koef	Speċifika s-sors tal-operand għal bus input bx. Agħżel koef biex jippermetti l-modulu tal-koeffiċjent intern għall-multiplikatur ta 'fuq. Agħżel Nru għal Irreġistra l-input 'bx' tal-multiplikatur parametru meta tattiva l-karatteristika tal-koeffiċjent intern. Is-settings għas-sors tal-operandi ax u bx għandhom ikunu l-istess.
'coefsel' Konfigurazzjoni tar-Reġistru tal-Input
Irreġistra l-input 'coefsela' tal-multiplikatur	coef_sel_a_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistri tad-dħul tal-coefsela.
Irreġistra l-input 'coefselb' tal-multiplikatur	coef_sel_b_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistri tad-dħul tal-coefselb.
Konfigurazzjoni tal-Ħażna tal-Koeffiċjent
coef_a_0–7	coef_a_0–7	Integer	Speċifika l-valuri tal-koeffiċjent għall-bus input tal-mannara. Għall-mod ta 'tħaddim ta' 18-il bit, il-valur massimu tad-dħul huwa 218 – 1. Għal tħaddim ta '27 bit, il-valur massimu huwa 227 – 1.
coef_b_0–7	coef_b_0–7	Integer	Speċifika l-valuri tal-koeffiċjent għal bus input bx.

Akkumulatur/Output Cascade Tab

Parametru	Parametru IP Ġenerat	Valur	Deskrizzjoni
Ippermetti l-port 'akkumula'	enable_accumulate	Nru Iva	Agħżel Iva biex jippermettu port akkumulatur.
Ippermetti l-port 'negate'	enable_negate	Nru Iva	Agħżel Iva biex jippermettu jiċħad il-port.
Ippermetti l-port 'loadconst'	enable_loadconst	Nru Iva	Agħżel Iva biex jippermettu port loadconst.
Irreġistra l-input 'akkumula' ta' l-akkumulatur	accumulate_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0 , Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistri tad-dħul akkumulati.

Parametru	Parametru IP Ġenerat	Valur	Deskrizzjoni
Irreġistra l-input 'loadconst' ta' l-akkumulatur	load_const_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistri tal-input loadconst.
Irreġistra l-input 'negate' ta' l-unità li żżid	negate_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tal-input għar-reġistri tal-input li jiċħdu.
Ippermetti akkumulatur doppju	enable_double_accum	Nru Iva	Agħżel Iva biex tippermetti karatteristika akkumulatur doppju.
Valur N tal-kostanti ssettjat minn qabel	load_const_value	0 – 63	Speċifika l-valur kostanti ssettjat minn qabel. Dan il-valur jista' jkun 2N fejn N huwa l-valur kostanti stabbilit minn qabel.
Ippermetti l-port tal-katina	use_chainadder	Nru Iva	Agħżel Iva biex tippermetti l-output cascade module u l-chainin input bus. Il-karatteristika tal-kaskata tal-output mhix appoġġata fi m18×18_full mod ta 'operazzjoni.
Ippermetti port chainout	gui_chainout_enable	Nru Iva	Agħżel Iva biex tippermetti l-bus output chainout. Il-karatteristika tal-kaskata tal-output mhix appoġġata fi m18×18_full mod ta 'operazzjoni.

Pipelining Tab

Parametru	Parametru IP Ġenerat	Valur	Deskrizzjoni
Żid reġistru tal-pipeline tal-input mas-sinjal tad-dejta tal-input (x/y/z/coefsel)	input_pipeline_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistri tal-input tal-pipeline x, y, z, coefsela u coefselb.
Żid reġistru tal-pipeline tal-input mas-sinjal tad-data 'sub'	sub_pipeline_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru tal-input tas-sub pipeline. (2)
Żid reġistru tal-pipeline tal-input mas-sinjal tad-dejta 'akkumula'	accum_pipeline_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru tal-input tal-pipeline akkumulat.(2)
Żid reġistru tal-pipeline tal-input mas-sinjal tad-dejta 'loadconst'	load_const_pipeline_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru tal-input tal-pipeline loadconst.(2)
Żid reġistru tal-pipeline tal-input mas-sinjal tad-dejta 'nega'	negate_pipeline_clock	Nru Arloġġ0 Arloġġ1 Arloġġ2	Agħżel Arloġġ0, Arloġġ1, jew Arloġġ2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tal-input għar-reġistru tal-input tal-pipeline negate.(2)

Wisa' Massimu tad-Data ta' Input għal kull Mod ta' Operazzjoni
Tista 'tippersonalizza l-wisa' tad-dejta għall-inputs x, y, u z kif speċifikat fit-tabella.

Ir-reġistri kollha tad-dħul tal-pipeline għal sinjali ta' kontroll dinamiċi għandu jkollhom l-istess setting ta' arloġġ.

Mod ta' Operazzjoni	Wisa' Massimu tad-Data tad-Dħul
	ax	ay	az	bx	by	bz
Mingħajr Pre-ader jew Koeffiċjent Intern
m18×18_full	18 (iffirmat) 18 (mhux iffirmat)	19 (iffirmat) 18 (mhux iffirmat)	Mhux użat	18 (iffirmat) 18 (mhux iffirmat)	19 (iffirmat) 18 (mhux iffirmat)	Mhux użat
m18×18_sumof2
m18×18_sistolika
m18×18_plus36
m27×27	27 (iffirmat) 27 (mhux iffirmat)		Mhux użat
Bil-Karatteristika Pre-aderer Biss
m18×18_full	18 (iffirmat) 18 (mhux iffirmat)
m18×18_sumof2
m18×18_sistolika
m27×27	27 (iffirmat) 27 (mhux iffirmat)	26 (iffirmat) 26 (mhux iffirmat)		Mhux użat
B'Karatteristika tal-Koeffiċjent Intern Biss
m18×18_full	Mhux użat	19 (iffirmat) 18 (mhux iffirmat)	Mhux użat		19 (iffirmat) 18 (mhux iffirmat)	Mhux użat
m18×18_sumof2
m18×18_sistolika
m27×27		27 (iffirmat) 27 (mhux iffirmat)			Mhux użat

Deskrizzjoni Funzjonali

Iċ-Cyclone 10 GX Native Fixed Point DSP IP qalba tikkonsisti f'2 arkitetturi; 18 × 18 multiplikazzjoni u 27 × 27 multiplikazzjoni. Kull istanza taċ-Cyclone 10 GX Native Fixed Point DSP IP qalba tiġġenera 1 biss mit-2 arkitetturi skont il-modi operattivi magħżula. Tista 'tippermetti moduli fakultattivi għall-applikazzjoni tiegħek.

Informazzjoni Relatata
Blokki DSP ta' Preċiżjoni Varjabbli fil-kapitolu tal-Apparat Intel Cyclone 10 GX, Intel Cyclone 10 GX Core Fabric u Manwal tal-I/O għal Għan Ġenerali.

Modi Operattivi

Iċ-Cyclone 10 GX Native Fixed Point DSP IP qalba tappoġġja 5 modi operattivi:

Il-Modalità Sħiħa 18 × 18

Is-Somma 18 × 18 tal-Modalità 2
Il-Modalità 18 × 18 Plus 36
Il-Modalità Sistolika 18 × 18
Il-Modalità 27 × 27

Il-Modalità Sħiħa 18 × 18
Meta kkonfigurat bħala modalità sħiħa 18 × 18, iċ-Cyclone 10 GX Native Fixed Point DSP IP qalba topera bħala żewġ indipendenti 18 (ffirmati/mhux iffirmati) × 19 (iffirmati) jew 18
(ffirmat/mhux iffirmat) × 18 (mhux iffirmat) multiplikatur b'output ta '37-bit. Din il-modalità tapplika l-ekwazzjonijiet li ġejjin:

resulta = ax * ay
riżultatb = bx * minn

L-Arkitettura tal-Modalità Sħiħa 18 × 18

Is-Somma 18 × 18 tal-Modalità 2
F'18 × 18 Somma ta '2 modi, iċ-ċiklun 10 GX Native Fixed Point DSP IP qalba tippermetti l-multiplikaturi ta' fuq u ta 'isfel u jiġġenera riżultat minn żieda jew tnaqqis bejn iż-2 multiplikaturi. Is-sinjal ta 'kontroll sub-dinamiku jikkontrolla ader biex iwettaq l-operazzjonijiet ta' żieda jew tnaqqis. Il-wisa 'tal-output tar-riżultat taċ-Cyclone 10 GX Native Fixed Point DSP IP qalba tista' tappoġġja sa 64 bit meta tippermetti l-kaskata tal-akkumulatur/output. Din il-modalità tapplika l-ekwazzjoni ta' resulta =[±(ax * ay) + (bx * by)].

Is-Somma 18 × 18 tal-Arkitettura tal-Modalità 2

Il-Modalità 18 × 18 Plus 36
Meta kkonfigurat bħala modalità 18 × 18 Plus 36, iċ-ċiklun 10 GX Native Fixed Point DSP IP qalba tippermetti biss il-multiplikatur ta 'fuq. Din il-modalità tapplika l-ekwazzjoni ta' resulta = (ax * ay) + concatenate(bx[17:0],by[17:0]).

L-Arkitettura tal-Modalità 18 × 18 Plus 36

Trid issettja l-format tar-Rappreżentanza għall-oprand tal-multiplikaturi tal-qiegħ y għal mhux iffirmat meta tuża din il-modalità. Meta l-bus input huwa inqas minn 36-bit f'dan il-mod, inti mitlub li tipprovdi l-estensjoni ffirmata meħtieġa biex timla l-input 36-bit.

L-użu ta' Operand Inqas Minn 36-bit Fil-Modalità 18 × 18 Plus 36
Dan example turi kif tikkonfigura l-qalba tal-IP DSP tal-Punt Fiss Nattiv ta 'Cyclone 10 GX biex tuża l-mod operazzjonali 18 × 18 Plus 36 b'data ta' input iffirmata ta '12-bit ta' 101010101010 (binarju) minflok operand ta '36-bit.

Issettja l-format tar-Rappreżentanza għall-operat tal-multiplikatur tal-qiegħ x: biex iffirmat.
Issettja l-format tar-Rappreżentanza għall-operat tal-multiplikatur tal-qiegħ y: għal mhux iffirmat.
Issettja l-wisa 'tal-bus ta' input 'bx' għal 18.

Issettja 'minn' wisa' tal-bus ta' input għal 18.
Ipprovdi data ta ''111111111111111111' lil bx input bus.
Ipprovdi data ta ''111111101010101010' biex permezz tal-bus input.

Il-Modalità Sistolika 18 × 18
F'modi operattivi sistoliċi 18 × 18, iċ-Cyclone 10 GX Native Fixed Point DSP IP qalba tippermetti l-multiplikaturi ta 'fuq u ta' isfel, reġistru sistoliku ta 'input għall-multiplikatur ta' fuq, u reġistru sistoliku tal-katina għall-katina fis-sinjali ta 'input. Meta tippermetti l-output cascade, din il-modalità tappoġġja l-wisa 'output tar-riżultat ta' 44 bit. Meta tattiva l-karatteristika akkumulatur mingħajr kaskata tal-ħruġ, tista 'tikkonfigura l-wisa' tal-output tar-riżultat għal 64 bit.

L-Arkitettura tal-Modalità Sistolika 18 × 18

Il-Modalità 27 × 27
Meta kkonfigurat bħala modi 27 × 27, iċ-Cyclone 10 GX Native Fixed Point DSP IP qalba tippermetti multiplikatur 27 (ffirmat/mhux iffirmat) × 27 (iffirmat/mhux iffirmat). Il-bus output jista 'jappoġġja sa 64 bit b'kaskata akkumulatur/output attivata. Din il-modalità tapplika l-ekwazzjoni ta' resulta = ax * ay.

L-Arkitettura tal-Modalità 27 × 27

Moduli mhux obbligatorji

Il-moduli mhux obbligatorji disponibbli fiċ-Cyclone 10 GX Native Fixed Point DSP IP Core huma:

Kaskata tad-dħul
Pre-addituri

Koeffiċjent Intern
Akkumulatur u kaskata tal-ħruġ
Reġistri tal-pipeline

Input Cascade
Il-karatteristika tal-kaskata tad-dħul hija appoġġjata fuq ay u permezz tal-bus input. Meta tissettja Enable input cascade for 'ay' input għal Iva, iċ-Cyclone 10 GX Native Fixed Point DSP IP qalba se tieħu inputs minn sinjali ta 'input tal-iskannjar minflok ay bus input. Meta tissettja Enable input cascade for 'by' input għal Iva, iċ-Cyclone 10 GX Native Fixed Point DSP IP qalba se tieħu inputs minn ay input bus minflok minn input bus.

Huwa rakkomandat li r-reġistri tad-dħul jiġu attivati għal ay u/jew minn kull meta l-kaskata tad-dħul tkun attivata għall-korrettezza tal-applikazzjoni.

Tista 'tippermetti lir-reġistri tad-dewmien biex jaqblu mar-rekwiżit ta' latenza bejn ir-reġistru tad-dħul u r-reġistru tal-ħruġ. Hemm 2 reġistri ta' dewmien fil-qalba. Ir-reġistru tad-dewmien ta 'fuq jintuża għall-portijiet ta' input ay jew scan-in filwaqt li r-reġistru tad-dewmien tal-qiegħ jintuża għall-portijiet tal-ħruġ ta 'skanout. Dawn ir-reġistri tad-dewmien huma appoġġjati fil-modalità sħiħa 18 × 18, 18 × 18 somom ta '2 modi, u 18 × 18 modi sistoliċi.

Pre-ader

Il-pre-ader jista 'jiġi kkonfigurat fil-konfigurazzjonijiet li ġejjin:

Żewġ pre-addders indipendenti ta' 18-il bit (ffirmati/mhux iffirmati).

Wieħed 26-bit pre-adder.

Meta tattiva l-pre-adder f'modi ta' multiplikazzjoni 18 × 18, ay u az jintużaw bħala l-bus input għall-pre-adder ta 'fuq filwaqt li by u bz jintużaw bħala l-bus input għall-pre-adder t'isfel. Meta inti tippermetti pre-adder fil-mod ta 'multiplikazzjoni 27 × 27, ay u az huma użati bħala l-bus input għall-pre-adder. Il-pre-adder jappoġġja kemm operazzjonijiet ta 'żieda kif ukoll ta' tnaqqis. Meta jintużaw iż-żewġ pre-adders fl-istess blokk DSP, għandhom jaqsmu l-istess tip ta 'operazzjoni (jew żieda jew tnaqqis).

Koeffiċjent Intern
Il-koeffiċjent intern jista 'jappoġġa sa tmien koeffiċjenti kostanti għall-multiplicandi f'modi ta' 18-il bit u 27-bit. Meta tattiva l-karatteristika tal-koeffiċjent intern, se jiġu ġġenerati żewġ karozzi tal-linja tad-dħul biex jikkontrollaw l-għażla tal-multiplexer tal-koeffiċjent. Il-coefsela input bus tintuża biex tagħżel il-koeffiċjenti predefiniti għall-multiplikatur ta 'fuq u l-coefsela input bus tintuża biex tagħżel il-koeffiċjenti predefiniti għall-multiplikatur ta' isfel.

Il-ħażna tal-koeffiċjent intern ma tappoġġjax valuri ta 'koeffiċjent kontrollabbli dinamikament u l-ħażna tal-koeffiċjent estern hija meħtieġa biex titwettaq operazzjoni bħal din.

Akkumulatur u Cascade Output

Il-modulu tal-akkumulatur jista' jkun attivat biex iwettaq l-operazzjonijiet li ġejjin:

Operazzjoni ta' żieda jew tnaqqis
Operazzjoni ta' arrotondament preġudikata bl-użu ta' valur kostanti ta' 2N
Akkumulazzjoni ta 'kanal doppju

Biex twettaq b'mod dinamiku l-operazzjoni ta 'żieda jew tnaqqis ta' l-akkumulatur, ikkontrolla s-sinjal tad-dħul ta 'negazzjoni. Għal operazzjoni ta 'arrotondament preġudikat, tista' tispeċifika u tagħbija kostanti ssettjata minn qabel ta '2N qabel ma l-modulu akkumulatur ikun attivat billi tispeċifika numru sħiħ għall-valur tal-parametru N tal-kostanti ssettjat minn qabel. In-numru sħiħ N għandu jkun inqas minn 64. Tista 'dinamikament tippermetti jew tiddiżattiva l-użu tal-kostanti ssettjata minn qabel billi tikkontrolla s-sinjal loadconst. Tista 'tuża din l-operazzjoni bħala muxing attiv tal-valur tond fil-mogħdija ta' feedback tal-akkumulatur. L-ispiża mgħobbija u l-użu tas-sinjal akkumulat huma esklussivi reċiprokament.

Tista 'tippermetti r-reġistru tal-akkumulatur doppju billi tuża l-parametru Ippermetti l-akkumulatur doppju biex twettaq akkumulazzjoni doppja. Il-modulu tal-akkumulatur jista 'jappoġġa l-ikkatenjar ta' blokki DSP multipli għal operazzjonijiet ta 'żieda jew tnaqqis billi jippermetti l-port tal-input tal-katina u l-port tal-ħruġ tal-katina. Fil-modalità sistolika 18 × 18, se jintużaw biss 44-bit tax-xarabank tal-input tal-katina u xarabank tal-ħruġ tal-katina. Madankollu, il-ktajjen kollha ta '64-bit fil-bus input għandhom ikunu konnessi mal-bus output chain-out mill-blokk DSP preċedenti.

Reġistru tal-Pipeline

Iċ-Cyclone 10 GX Native Fixed Point DSP IP qalba tappoġġja livell wieħed ta 'reġistru tal-pipeline. Ir-reġistru tal-pipeline jappoġġja sa tliet sorsi ta 'arloġġ u sinjal ċar wieħed mhux sinkroniku biex jerġa' jissettja r-reġistri tal-pipeline. Hemm ħames reġistri tal-pipeline:

data input bus pipeline reġistru
sub dinamiku kontroll sinjal pipeline reġistru

jiċħad ir-reġistru tal-pipeline tas-sinjali tal-kontroll dinamiku
jakkumulaw reġistru tal-pipeline tas-sinjal ta 'kontroll dinamiku
loadconst reġistru tal-pipeline tal-kontroll dinamiku

Tista 'tagħżel li tippermetti kull reġistri tal-pipeline tal-bus tal-input tad-dejta u r-reġistri tal-pipeline tas-sinjali ta' kontroll dinamiku b'mod indipendenti. Madankollu, ir-reġistri kollha tal-pipeline attivati għandhom jużaw l-istess sors ta' arloġġ.

Skema ta' Clocking

Ir-reġistri tal-input, il-pipeline u l-output fiċ-Cyclone 10 GX Native Fixed Point DSP IP qalba jappoġġjaw tliet sorsi/jippermetti l-arloġġ u żewġ clears asinkroniċi. Ir-reġistri kollha tad-dħul jużaw aclr[0] u r-reġistri kollha tal-pipeline u tal-ħruġ jużaw aclr[1]. Kull tip ta 'reġistru jista' jagħżel wieħed mit-tliet sorsi tal-arloġġ u s-sinjali li jippermettu l-arloġġ. Meta tikkonfigura ċ-Cyclone 10 GX Native Fixed Point DSP IP qalba għal 18 × 18 mod ta 'operazzjoni sistolika, is-softwer Intel Quartus Prime se jissettja r-reġistru sistoliku tal-input u s-sors tal-arloġġ tar-reġistru sistoliku tal-katina għall-istess sors tal-arloġġ bħar-reġistru tal-output internament.

Meta tattiva l-karatteristika tal-akkumulatur doppju, is-softwer Intel Quartus Prime se jissettja s-sors tal-arloġġ tar-reġistru tal-akkumulatur doppju għall-istess sors tal-arloġġ bħar-reġistru tal-output internament.

Limitazzjonijiet tal-Iskema tal-Clocking
Din it-tab turi r-restrizzjonijiet li trid tapplika għall-iskemi kollha tal-clocking tar-reġistru.

Kundizzjoni	Restrizzjoni
Meta l-pre-adder huwa attivat	Is-sors tal-arloġġ għar-reġistri tad-dħul ay u az għandu jkun l-istess.

	Is-sors tal-arloġġ għar-reġistri tad-dħul by u bz għandu jkun l-istess.
Meta r-reġistri tal-pipeline huma attivati	Is-sors tal-arloġġ għar-reġistri kollha tal-pipeline għandu jkun l-istess.
Meta xi wieħed mir-reġistri tad-dħul għal sinjali ta 'kontroll dinamiċi	Is-sors tal-arloġġ għar-reġistri tal-input għas-sub, l-akkumulazzjoni, it-tagħbija u l-konstatazzjoni għandhom ikunu l-istess.

Cyclone 10 GX Native Fixed Point DSP IP Core Signals

Il-figura li ġejja turi s-sinjali tad-dħul u tal-ħruġ taċ-Cyclone 10 GX Native Fixed Point DSP IP qalba.

Cyclone 10 GX Native Fixed Point DSP IP Core Signals

Sinjali ta' Input tad-Data

Isem tas-Sinjal	Tip	Wisa'	Deskrizzjoni
mannara[]	Input	27	Input data bus għall-multiplikatur ta 'fuq.
iva[]	Input	27	Input data bus għall-multiplikatur ta 'fuq. Meta pre-adder huwa attivat, dawn is-sinjali huma moqdija bħala sinjali ta 'input għall-pre-adder ta' fuq.
az[]	Input	26	Dawn is-sinjali huma sinjali ta 'input għall-pre-adder ta' fuq. Dawn is-sinjali huma disponibbli biss meta l-pre-adder huwa attivat. Dawn is-sinjali mhumiex disponibbli fi m18×18_plus36 mod operattiv.
bx[]	Input	18	Bus tad-data tad-dħul għall-multiplikatur tal-qiegħ. Dawn is-sinjali mhumiex disponibbli fi m27×27 mod operattiv.
minn[]	Input	19	Bus tad-data tad-dħul għall-multiplikatur tal-qiegħ. Meta pre-adder huwa attivat, dawn is-sinjali jservu bħala sinjali ta 'input għall-pre-adder tal-qiegħ. Dawn is-sinjali mhumiex disponibbli fi m27×27 mod operattiv.
bz[]	Input	18	Dawn is-sinjali huma sinjali ta 'input għall-pre-adder tal-qiegħ. Dawn is-sinjali huma disponibbli biss meta l-pre-adder huwa attivat. Dawn is-sinjali mhumiex disponibbli fi m27×27 u m18×18_plus36 modi operattivi.

Sinjali tal-Ħruġ tad-Data

Isem tas-Sinjal	Tip	Wisa'	Id-deskrizzjoni
riżultat[]	Output	64	Bus tad-data tal-ħruġ mill-multiplikatur ta 'fuq. Dawn is-sinjali jappoġġaw sa 37 bit għal m18×18_full mod operattiv.
riżultatb[]	Output	37	Bus tad-data tal-ħruġ mill-multiplikatur tal-qiegħ. Dawn is-sinjali disponibbli biss fi m18×18_full mod operattiv.

Arloġġ, Ippermetti, u Sinjali ċari

Isem tas-Sinjal	Tip	Wisa'	Deskrizzjoni
ikla[]	Input	3	Daħħal sinjali tal-arloġġ għar-reġistri kollha. Dawn is-sinjali tal-arloġġ huma disponibbli biss jekk xi wieħed mir-reġistri tad-dħul, ir-reġistri tal-pipeline, jew ir-reġistru tal-ħruġ huwa ssettjat Arloġġ0, Arloġġ1, jew Arloġġ2. • clk[0] = Arloġġ0 • clk[1] = Arloġġ1 • clk[2] = Arloġġ2
ena[]	Input	3	Attiva l-arloġġ għal clk[2:0]. Dan is-sinjal huwa attiv-Għoli. • ena[0] hija għal Arloġġ0 • ena[1] hija għal Arloġġ1 • ena[2] hija għal Arloġġ2
aklr[]	Input	2	Sinjali ta' input ċari asinkroniċi għar-reġistri kollha. Dan is-sinjal huwa attiv-Għoli. Użu aclr[0] għar-reġistri kollha tad-dħul u l-użu aclr[1] għar-reġistri kollha tal-pipeline u r-reġistru tal-output. B'mod awtomatiku, dan is-sinjal huwa de-asserted.

Sinjali ta' Kontroll Dinamika

Isem tas-Sinjal	Tip	Wisa'	Deskrizzjoni
sub	Input	1	Sinjal ta 'input biex iżżid jew tnaqqas l-output tal-multiplikatur ta' fuq mal-output tal-multiplikatur ta 'isfel. • Deassert dan is-sinjal biex tispeċifika l-operazzjoni taż-żieda. • Asserixxi dan is-sinjal biex tispeċifika l-operazzjoni tat-tnaqqis. B'mod awtomatiku, dan is-sinjal huwa deasserted. Tista' tasserixxi jew tneħħi dan is-sinjal waqt ir-run-time.(3)
jiċħad	Input	1	Sinjal tad-dħul biex iżżid jew tnaqqas is-somma tal-multiplikaturi ta 'fuq u ta' isfel bid-dejta minn sinjali tal-katina. • Deassert dan is-sinjal biex tispeċifika l-operazzjoni taż-żieda. • Asserixxi dan is-sinjal biex tispeċifika l-operazzjoni tat-tnaqqis. B'mod awtomatiku, dan is-sinjal huwa deasserted. Tista' tasserixxi jew tneħħi dan is-sinjal waqt ir-run-time.(3)
jakkumulaw	Input	1	Sinjal tad-dħul biex jattiva jew tiddiżattiva l-karatteristika tal-akkumulatur. • Deassert dan is-sinjal biex tiddiżattiva l-karatteristika akkumulatur. • Asserixxi dan is-sinjal biex tippermetti l-karatteristika tal-akkumulatur. B'mod awtomatiku, dan is-sinjal huwa deasserted. Tista' tasserixxi jew tneħħi dan is-sinjal waqt ir-run-time.(3)
loadconst	Input	1	Sinjal tad-dħul biex jippermetti jew jiskonnettja l-karatteristika kostanti tat-tagħbija. • Deassert dan is-sinjal biex tiddiżattiva l-karatteristika kostanti tat-tagħbija. • Asserixxi dan is-sinjal biex tippermetti l-karatteristika kostanti tat-tagħbija. B'mod awtomatiku, dan is-sinjal huwa deasserted. Tista' tasserixxi jew tneħħi dan is-sinjal waqt ir-run-time.(3)

Sinjali tal-Koeficient Intern

Isem tas-Sinjal

Tip

Wisa'

Deskrizzjoni

coefsela[]

Input

Sinjali ta' għażla ta' input għal 8 valuri ta' koeffiċjent definiti mill-utent għall-multiplikatur ta' fuq. Il-valuri tal-koeffiċjent huma maħżuna fil-memorja interna u speċifikati mill-parametri koef_a_0 biex koef_a_7.

• coefsela[2:0] = 000 jirreferi għal koef_a_0

• coefsela[2:0] = 001 jirreferi għal koef_a_1

• coelsela[2:0] = 010 jirreferi għal koef_a_2

• … u l-bqija.

Dawn is-sinjali huma disponibbli biss meta l-karatteristika tal-koeffiċjent intern hija attivata.

coefselb[]

Input

Sinjali tal-għażla tal-input għal 8 valuri tal-koeffiċjenti definiti mill-utent għall-multiplikatur tal-qiegħ. Il-valuri tal-koeffiċjent huma maħżuna fil-memorja interna u speċifikati mill-parametri koef_b_0 biex koef_b_7.

• coefselb[2:0] = 000 jirreferi għal koef_b_0

• coefselb[2:0] = 001 jirreferi għal koef_b_1

• coelselb[2:0] = 010 jirreferi għal koef_b_2

• … u l-bqija.

Dawn is-sinjali huma disponibbli biss meta l-karatteristika tal-koeffiċjent intern hija attivata.

Sinjali tal-Kaskata tad-Dħul

Isem tas-Sinjal	Tip	Wisa'	Deskrizzjoni
scanin[]	Input	27	Bus tad-data tad-dħul għall-modulu tal-kaskata tad-dħul. Qabbad dawn is-sinjali mas-sinjali scanout mill-qalba DSP preċedenti.
scanout[]	Output	27	Bus tad-data tal-ħruġ tal-modulu tal-kaskata tad-dħul. Qabbad dawn is-sinjali mas-sinjali scanin tal-qalba DSP li jmiss.

Sinjali tal-Kaskata tal-Ħruġ

Isem tas-Sinjal	Tip	Wisa'	Deskrizzjoni
katina[]	Input	64	Bus tad-data tad-dħul għall-modulu tal-kaskata tal-ħruġ. Qabbad dawn is-sinjali mas-sinjali chainout mill-qalba DSP preċedenti.
chainout[]	Output	64	Bus tad-data tal-ħruġ tal-modulu tal-kaskata tal-ħruġ. Qabbad dawn is-sinjali mas-sinjali chainin tal-qalba DSP li jmiss.

Storja tar-Reviżjoni tad-Dokument għaċ-Cyclone 10 GX Native Fixed Point DSP IP Core User Guide

Data	Verżjoni	Bidliet
Novembru 2017	2017.11.06	Rilaxx inizjali.

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha għall-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi.

Ismijiet u marki oħra jistgħu jiġu mitluba bħala l-proprjetà ta 'oħrajn.

Dokumenti / Riżorsi

intel UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core [pdfGwida għall-Utent
UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core, UG-20094, Cyclone 10 GX Native Fixed Point DSP IP Core, Native Fixed Point DSP IP Core, Fixed Point DSP IP Core, DSP IP Core

Referenzi

Manwal għall-Utent

intel UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core

Intel® Cyclone® 10 GX Native Fixed Point DSP IP Core User Guide