intel UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core Uporabniški priročnik

Intel Cyclone® 10 GX Native Fixed Point DSP IP jedro ustvari in nadzoruje en blok Intel Cyclone 10 GX Variable Precision Digital Signal Processing (DSP). Jedro Cyclone 10 GX Native Fixed Point DSP IP je na voljo samo za naprave Intel Cyclone 10 GX.

Cyclone 10 GX Native Fixed Point DSP IP Core Funkcionalni blokovni diagram

Povezane informacije
Uvod v jedra IP Intel FPGA.

Cyclone 10 GX Native Fixed Point DSP IP Core Features

Cyclone 10 GX Native Fixed Point DSP IP jedro podpira naslednje funkcije:

Visoko zmogljive, energijsko optimizirane in popolnoma registrirane operacije množenja
18-bitne in 27-bitne dolžine besed

Dva množitelja 18 × 19 ali en množitelj 27 × 27 na blok DSP
Vgrajeno seštevanje, odštevanje in 64-bitni dvojni kopični register za združevanje rezultatov množenja

Kaskadno 19-bitno ali 27-bitno, ko je pred-seštevalnik onemogočen, in kaskadno 18-bitno, ko se pred-seštevalnik uporablja za oblikovanje linije zakasnitve dotikanja za aplikacijo filtriranja
Kaskadno 64-bitno izhodno vodilo za širjenje izhodnih rezultatov iz enega bloka v naslednji blok brez zunanje logične podpore

Trdi predseštevalnik podprt v 19-bitnih in 27-bitnih načinih za simetrične filtre
Banka registrov notranjih koeficientov v 18-bitnem in 27-bitnem načinu za izvedbo filtra

18-bitni in 27-bitni sistolični filtri s končnim impulznim odzivom (FIR) s porazdeljenim izhodnim seštevalnikom

Kako začeti

To poglavje ponuja splošen pregledview toka zasnove jedra Intel FPGA IP, ki vam pomaga hitro začeti uporabljati jedro IP Cyclone 10 GX Native Fixed Point DSP. Knjižnica Intel FPGA IP je nameščena kot del postopka namestitve Intel Quartus® Prime. Iz knjižnice lahko izberete in parametrirate katero koli jedro Intel FPGA IP. Intel ponuja vgrajen urejevalnik parametrov, ki vam omogoča prilagajanje jedra Intel FPGA DSP IP za podporo najrazličnejših aplikacij. Urejevalnik parametrov vas vodi skozi nastavitev vrednosti parametrov in izbiro izbirnih vrat.

Povezane informacije

Uvod v jedra IP Intel FPGA
Zagotavlja splošne informacije o vseh jedrih IP Intel FPGA, vključno s parametriranjem, generiranjem, nadgradnjo in simulacijo jeder IP.

Ustvarjanje simulacijskih skriptov IP in Platform Designer (standardnih) neodvisnih od različice
Ustvarite simulacijske skripte, ki ne zahtevajo ročnih posodobitev programske opreme ali nadgradenj različic IP.
Najboljše prakse projektnega vodenja
Smernice za učinkovito upravljanje in prenosljivost vašega projekta in IP files.

Cyclone 10 GX Native Fixed Point DSP IP Core Parameter Settings

Cyclone 10 GX Native Fixed Point DSP IP jedro lahko prilagodite tako, da določite parametre z uporabo urejevalnika parametrov v programski opremi Intel Quartus Prime.

Zavihek Način delovanja

Parameter	Parameter, ustvarjen IP	Vrednost	Opis
Izberite način delovanja	način_delovanja	m18×18_full m18×18_sumof2 m18×18_plus36 m18×18_systolic m27×27	Izberite želeni način delovanja.
Konfiguracija množitelja
Predstavitveni format za zgornji množitelj x operand	podpisano_maks	podpisano nepodpisano	Podajte obliko predstavitve za operand zgornjega množitelja x.

Parameter	Parameter, ustvarjen IP	Vrednost	Opis
Predstavitveni format za operand zgornjega množitelja y	podpisano_maj	podpisano nepodpisano	Določite obliko predstavitve za zgornji operand množitelja y.
Format predstavitve spodnjega množitelja x operanda	signed_mbx	podpisano nepodpisano	Podajte obliko predstavitve za operand spodnjega množitelja x.
Predstavitveni format za operand spodnjega množitelja y	signed_mby	podpisano nepodpisano	Določite obliko predstavitve za operand spodnjega množitelja y. Vedno izberite nepodpisan za m18×18_plus36 .
Omogoči 'sub' vrata	omogoči_pod	št ja	Izberite ja omogočiti podpristanišče.
Registrirajte vnos 'sub' množitelja	pod_ura	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za pomožni vhodni register.
Vhodna kaskada
Omogoči vhodno kaskado za vnos 'ay'	ay_use_scan_in	št ja	Izberite ja omogočiti vhodni kaskadni modul za vsak vnos podatkov. Ko omogočite vhodni kaskadni modul, jedro Cyclone 10 GX Native Fixed Point DSP IP uporablja vhodne signale scanin kot vhod namesto vhodnih signalov ay.
Omogoči vhodno kaskado za vnos »by«.	by_use_scan_in	št ja	Izberite ja omogočiti vhodni kaskadni modul za vnos podatkov. Ko omogočite vhodni kaskadni modul, Cyclone 10 GX Native Fixed Point DSP IP jedro uporablja vhodne signale ay kot vhod namesto vhodnih signalov.
Omogoči register zakasnitve podatkov	delay_scan_out_ay	št ja	Izberite ja omogočiti zakasnitveni register med vhodnimi registri a in by. Ta funkcija ni podprta v m18×18_plus36 in m27x27 način delovanja.

Parameter	Parameter, ustvarjen IP	Vrednost	Opis
Omogoči podatke z registrom zamude	delay_scan_out_by	št ja	Izberite ja omogočiti zakasnitveni register med vhodnimi registri in izhodnim vodilom scanout. Ta funkcija ni podprta v m18×18_plus36 in m27x27 način delovanja.
Omogoči vrata skeniranja	gui_scanout_enable	št ja	Izberite ja omogočiti izhodno vodilo scanout.
'scanout' širina izhodnega vodila	scan_out_width	1–27	Določite širino izhodno vodilo scanout.
Konfiguracija podatkov 'x'
'ax' širina vhodnega vodila	širina_sekire	1–27	Določite širino vhodno vodilo sekire.(1)
Registrirajte vhod 'ax' množitelja	ax_clock	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni signal ure za vhodni register axe. ax vhodni register ni na voljo, če nastavite vir operanda 'ax' do 'coef'.
'bx' širina vhodnega vodila	bx_width	1–18	Določite širino bx vhodno vodilo.(1)
Registrirajte vhod 'bx' množitelja	bx_ura	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za vhodni register bx. bx vhodni register ni na voljo, če nastavite vir operanda 'bx' do 'coef'.
Konfiguracija podatkov 'y'
'ay' ali 'scanin' širina vodila	ay_scan_in_width	1–27	Določite širino vhodnega vodila ay ali scanin.(1)
Registrirajte vnos 'ay' ali vnos 'scanin' množitelja	ay_scan_in_clock	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za vhodni register ay ali scanin.
'by' širina vhodnega vodila	po_širini	1–19	Določite širino vhodnega vodila.(1)

Parameter	Parameter, ustvarjen IP	Vrednost	Opis
Registrirajte vnos 'by' množitelja	ob_uri	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 da omogočite in določite vhodni signal ure za by ali scanin vhodni register.(1)
Izhodna konfiguracija 'result'
'resulta' širina izhodnega vodila	rezultat_a_širina	1–64	Določite širino rezultat izhodnega vodila.
širina izhodnega vodila 'resultb'	rezultat_b_širina	1–64	Določite širino izhodnega vodila resultb. resultb je na voljo samo pri uporabi operation_mode m18×18_poln.
Uporabite izhodni register	izhodna_ura	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za izhodna registra resulta in resultb.

Zavihek predseštevalnika

Parameter	Parameter, ustvarjen IP	Vrednost	Opis
vir operanda 'ay'	operand_source_may	vhodni prednabiralnik	Določite vir operanda za kateri koli vnos. Izberite preadder da omogočite modul predseštevalnika za najvišji množitelj. Nastavitve za a in po viru operanda morajo biti enake.
'po' viru operanda	operand_source_mby	vhodni prednabiralnik	Podajte vir operanda za vnos. Izberite preadder da omogočite modul predseštevalnika za spodnji množitelj. Nastavitve za a in po viru operanda morajo biti enake.
Nastavite operacijo pred seštevanjem na odštevanje	predseštevalec_odštevanje_a	št ja	Izberite ja za določitev operacije odštevanja za modul predseštevalnika za zgornji množitelj. Nastavitve predseštevalnika za zgornji in spodnji množitelj morajo biti enake.
Nastavite operacijo predseštevalnika b na odštevanje	preadder_subtract_b	št ja	Izberite ja za določitev operacije odštevanja za modul predseštevalnika za spodnji množitelj. Nastavitve predseštevalnika za zgornji in spodnji množitelj morajo biti enake.
Konfiguracija podatkov 'z'
'az' širina vhodnega vodila	az_width	1–26	Določite širino vhodnega vodila az.(1)
Registrirajte vhod 'az' množitelja	az_ura	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za az vhodne registre. Nastavitve ure za vhodna registra ay in az morajo biti enake.
'bz' širina vhodnega vodila	bz_width	1–18	Določite širino vhodnega vodila bz.(1)
Registrirajte vhod 'bz' množitelja	bz_ura	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za vhodne registre bz. Nastavitve ure za vhodna registra by in bz morajo biti enake.

Notranji koeficient Tab

Parameter	Parameter, ustvarjen IP	Vrednost	Opis
vir operanda 'ax'	operand_source_max	vnos coef	Podajte vir operanda za vhodno vodilo axe. Izberite coef za omogočanje notranjega koeficientnega modula za najvišji množitelj. Izberite št za Registrirajte vhod 'ax' množitelja ko omogočite funkcijo notranjega koeficienta.

Parameter	Parameter, ustvarjen IP	Vrednost	Opis
			Nastavitve za vir operanda ax in bx morajo biti enake.
vir operanda 'bx'	operand_source_mbx	vnos coef	Določite izvor operanda za vhodno vodilo bx. Izberite coef za omogočanje notranjega koeficientnega modula za najvišji množitelj. Izberite št za Registrirajte vhod 'bx' množitelja ko omogočite funkcijo notranjega koeficienta. Nastavitve za vir operanda ax in bx morajo biti enake.
Konfiguracija vhodnega registra 'coefsel'
Registrirajte vnos 'coefsela' množitelja	coef_sel_a_ura	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za vhodne registre coefsela.
Registrirajte vnos 'coefselb' množitelja	coef_sel_b_ura	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za vhodne registre coefselb.
Konfiguracija shranjevanja koeficientov
coef_a_0–7	coef_a_0–7	Celo število	Določite vrednosti koeficientov za vhodno vodilo axe. Za 18-bitni način delovanja je največja vhodna vrednost 218 – 1. Za 27-bitno delovanje je največja vrednost 227 – 1.
coef_b_0–7	coef_b_0–7	Celo število	Določite vrednosti koeficientov za vhodno vodilo bx.

Zavihek Akumulator/Izhodna kaskada

Parameter	Parameter, ustvarjen IP	Vrednost	Opis
Omogoči vrata 'akumulacija'	omogoči_kopičenje	št ja	Izberite ja omogočiti priključek akumulatorja.
Omogoči vrata 'negate'	omogoči_negat	št ja	Izberite ja omogočiti zanikati vrata.
Omogoči vrata 'loadconst'	enable_loadconst	št ja	Izberite ja omogočiti loadconst vrata.
Registrirajte vnos 'akumulacija' akumulatorja	akumulirati_uro	št Ura0 Ura1 Ura2	Izberite Ura 0 , Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za zbiralne vhodne registre.

Parameter	Parameter, ustvarjen IP	Vrednost	Opis
Registrirajte vhod 'loadconst' akumulatorja	load_const_ura	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za vhodne registre loadconst.
Registrirajte vhod 'negate' enote seštevalnika	zanikati_uro	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za negativne vhodne registre.
Omogoči dvojni akumulator	omogoči_double_accum	št ja	Izberite ja da omogočite funkcijo dvojnega akumulatorja.
N vrednost prednastavljene konstante	load_const_value	0 – 63	Določite prednastavljeno konstantno vrednost. Ta vrednost je lahko 2N kjer N je prednastavljena konstantna vrednost.
Omogoči verižna vrata	use_chainaadder	št ja	Izberite ja omogočiti izhodni kaskadni modul in vhodno vodilo verige. Izhodna kaskadna funkcija ni podprta v m18×18_poln način delovanja.
Omogoči verižna vrata	gui_chainout_enable	št ja	Izberite ja da omogočite verižno izhodno vodilo. Izhodna kaskadna funkcija ni podprta v m18×18_poln način delovanja.

Zavihek Cevovod

Parameter	Parameter, ustvarjen IP	Vrednost	Opis
Dodajte vhodni register cevovoda vhodnemu podatkovnemu signalu (x/y/z/coefsel)	vhodna_cevovodna_ura	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za vhodne registre cevovoda x, y, z, coefsela in coefselb.
Dodajte vhodni register cevovoda 'pod' podatkovnemu signalu	pod_cevovodna_ura	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za podcevovodni vhodni register. (2)
Dodajte vhodni register cevovoda podatkovnemu signalu 'akumulacije'	accum_pipeline_clock	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za zbiralni vhodni register cevovoda.(2)
Podatkovnemu signalu 'loadconst' dodajte vhodni register cevovoda	load_const_pipeline_clock	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za vhodni register cevovoda loadconst.(2)
Dodajte vhodni register cevovoda 'negativnemu' podatkovnemu signalu	zanikati_cevovodno_uro	št Ura0 Ura1 Ura2	Izberite Ura 0, Ura 1, oz Ura 2 omogočiti in določiti vhodni taktni signal za negativni vhodni register cevovoda.(2)

Največja širina vhodnih podatkov na način delovanja
Prilagodite lahko širino podatkov za vnose x, y in z, kot je določeno v tabeli.

Vsi vhodni registri cevovoda za dinamične krmilne signale morajo imeti enako nastavitev ure.

Način delovanja	Največja širina vhodnih podatkov
	ax	ay	az	bx	by	bz
Brez predhodnega seštevalnika ali notranjega koeficienta
m18×18_poln	18 (podpisano) 18 (nepodpisano)	19 (podpisano) 18 (nepodpisano)	Ni uporabljeno	18 (podpisano) 18 (nepodpisano)	19 (podpisano) 18 (nepodpisano)	Ni uporabljeno
m18×18_vsota2
m18×18_sistolični
m18×18_plus36
m27×27	27 (podpisano) 27 (nepodpisano)		Ni uporabljeno
Samo s funkcijo predhodnega dodajanja
m18×18_poln	18 (podpisano) 18 (nepodpisano)
m18×18_vsota2
m18×18_sistolični
m27×27	27 (podpisano) 27 (nepodpisano)	26 (podpisano) 26 (nepodpisano)		Ni uporabljeno
Samo s funkcijo notranjega koeficienta
m18×18_poln	Ni uporabljeno	19 (podpisano) 18 (nepodpisano)	Ni uporabljeno		19 (podpisano) 18 (nepodpisano)	Ni uporabljeno
m18×18_vsota2
m18×18_sistolični
m27×27		27 (podpisano) 27 (nepodpisano)			Ni uporabljeno

Funkcionalni opis

Cyclone 10 GX Native Fixed Point DSP IP jedro je sestavljeno iz 2 arhitektur; Množenje 18 × 18 in množenje 27 × 27. Vsak primerek Cyclone 10 GX Native Fixed Point DSP IP jedra ustvari samo 1 od 2 arhitektur, odvisno od izbranih načinov delovanja. Svoji aplikaciji lahko omogočite izbirne module.

Povezane informacije
Bloki DSP s spremenljivo natančnostjo v poglavju o napravah Intel Cyclone 10 GX, Intel Cyclone 10 GX Core Fabric in Priročniku o splošnih V/I napravah.

Načini delovanja

Cyclone 10 GX Native Fixed Point DSP IP jedro podpira 5 načinov delovanja:

Polni način 18 × 18

18 × 18 vsota 2 načina
Način 18 × 18 Plus 36
Sistolični način 18 × 18
Način 27 × 27

Polni način 18 × 18
Ko je konfiguriran kot poln način 18 × 18, Cyclone 10 GX Native Fixed Point DSP IP jedro deluje kot dve neodvisni 18 (podpisani/nepodpisani) × 19 (podpisani) ali 18
(predznačeni/nepredznačeni) × 18 (nepredznačeni) množitelji s 37-bitnim izhodom. Ta način uporablja naslednje enačbe:

rezultat = sekira * ay
rezultatb = bx * po

Arhitektura polnega načina 18 × 18

18 × 18 vsota 2 načina
V 18 × 18 Sum of 2 načinih jedro Cyclone 10 GX Native Fixed Point DSP IP omogoča zgornje in spodnje množitelje ter ustvari rezultat iz seštevanja ali odštevanja med 2 množiteljema. Poddinamični krmilni signal krmili seštevalnik za izvajanje operacij seštevanja ali odštevanja. Rezultat izhodne širine Cyclone 10 GX Native Fixed Point DSP IP jedra lahko podpira do 64 bitov, ko omogočite zbiralnik/izhodno kaskado. Ta način uporablja enačbo rezultata =[±(ax * ay) + (bx * by)].

18 × 18 vsota arhitekture dveh načinov

Način 18 × 18 Plus 36
Ko je konfigurirano kot način 18 × 18 Plus 36, Cyclone 10 GX Native Fixed Point DSP IP jedro omogoča samo najvišji množitelj. Ta način uporablja enačbo resulta = (ax * ay) + concatenate(bx[17:0],by[17:0]).

18 × 18 Plus 36 Mode Arhitektura

Pri uporabi tega načina morate oblik zapisa za spodnje množitelje y operand nastaviti na nepredznačeno. Ko je vhodno vodilo manjše od 36-bitnega v tem načinu, morate zagotoviti potrebno podpisano razširitev, da zapolnite 36-bitni vhod.

Uporaba manj kot 36-bitnega operanda v načinu 18 × 18 Plus 36
Ta bivšiampLe prikazuje, kako konfigurirati Cyclone 10 GX Native Fixed Point DSP IP jedro za uporabo načina delovanja 18 × 18 Plus 36 s predpisanimi 12-bitnimi vhodnimi podatki 101010101010 (binarni) namesto 36-bitnega operanda.

Nastavite obliko predstavitve za spodnji množitelj x operand: na predznak.
Nastavite obliko predstavitve za spodnji množitelj y operand: na nepredznačeno.
Nastavite širino vhodnega vodila 'bx' na 18.

Nastavite širino vhodnega vodila 'by' na 18.
Zagotovite podatke '111111111111111111' na vhodno vodilo bx.
Posredujte podatke '111111101010101010' z vhodnim vodilom.

Sistolični način 18 × 18
V sistoličnih načinih delovanja 18 × 18 jedro Cyclone 10 GX Native Fixed Point DSP IP omogoča zgornje in spodnje množitelje, vhodni sistolični register za zgornji množitelj in verižni sistolični register za verigo vhodnih signalov. Ko omogočite izhodno kaskado, ta način podpira izhodno širino 44 bitov. Ko omogočite funkcijo akumulatorja brez izhodne kaskade, lahko konfigurirate izhodno širino rezultata na 64 bitov.

Arhitektura sistoličnega načina 18 × 18

Način 27 × 27
Ko je konfigurirano kot načini 27 × 27, Cyclone 10 GX Native Fixed Point DSP IP jedro omogoča množitelj 27 (predznačen/nepodpisan) × 27 (predznačen/nepodpisan). Izhodno vodilo lahko podpira do 64 bitov z omogočeno kaskado akumulatorja/izhoda. Ta način uporablja enačbo resulta = ax * ay.

Arhitektura načina 27 × 27

Izbirni moduli

Izbirni moduli, ki so na voljo v Cyclone 10 GX Native Fixed Point DSP IP Core, so:

Vhodna kaskada
Predseštevalniki

Notranji koeficient
Akumulator in izhodna kaskada
Cevovodni registri

Vhodna kaskada
Funkcija vhodne kaskade je podprta na ay in vhodnem vodilu. Ko nastavite Enable input cascade for 'ay' input na Yes, bo jedro Cyclone 10 GX Native Fixed Point DSP IP sprejemalo vhode iz vhodnih signalov skeniranja namesto vhodnega vodila ay. Ko nastavite Enable input cascade for 'by' input na Yes, bo jedro Cyclone 10 GX Native Fixed Point DSP IP sprejemalo vhode iz katerega koli vhodnega vodila namesto z vhodnega vodila.

Za pravilnost aplikacije je priporočljivo omogočiti vhodne registre za ay in/ali by vedno, ko je omogočena vhodna kaskada.

Registre zakasnitve lahko omogočite, da se ujemajo z zahtevo po zakasnitvi med vhodnim in izhodnim registrom. V jedru sta 2 registra zakasnitve. Zgornji register zakasnitve se uporablja za vhodna vrata ay ali scan-in, medtem ko se spodnji register zakasnitve uporablja za izhodna vrata za skeniranje. Ti registri zakasnitve so podprti v polnem načinu 18 × 18, vsotah 18 načinov 18 × 2 in sistoličnih načinih 18 × 18.

Predseštevalnik

Predhodni seštevalnik je mogoče konfigurirati v naslednjih konfiguracijah:

Dva neodvisna 18-bitna (predznačena/nepodpisana) predseštevalnika.

En 26-bitni predseštevalnik.

Ko omogočite predseštevalnik v načinih množenja 18 × 18, se ay in az uporabljata kot vhodno vodilo za zgornji predseštevalnik, medtem ko se by in bz uporabljata kot vhodno vodilo za spodnji predseštevalnik. Ko omogočite predseštevalnik v načinu množenja 27 × 27, se ay in az uporabljata kot vhodno vodilo za predseštevalnik. Predseštevalnik podpira operacije seštevanja in odštevanja. Ko se uporabljata oba predseštevalnika v istem bloku DSP, morata imeti isti tip operacije (seštevanje ali odštevanje).

Notranji koeficient
Notranji koeficient lahko podpira do osem konstantnih koeficientov za množilnike v 18-bitnem in 27-bitnem načinu. Ko omogočite funkcijo notranjega koeficienta, bosta ustvarjeni dve vhodni vodili za nadzor izbire koeficientnega multiplekserja. Vhodno vodilo coefsela se uporablja za izbiro vnaprej določenih koeficientov za najvišji množitelj, vhodno vodilo svetovalca pa se uporablja za izbiro vnaprej določenih koeficientov za spodnji množitelj.

Notranji pomnilnik koeficientov ne podpira dinamično nadzorovanih vrednosti koeficientov, zato je za izvedbo takšne operacije potreben zunanji pomnilnik koeficientov.

Akumulator in izhodna kaskada

Akumulatorski modul je mogoče omogočiti za izvajanje naslednjih operacij:

Operacija seštevanja ali odštevanja
Operacija pristranskega zaokroževanja z uporabo konstantne vrednosti 2N
Dvokanalno kopičenje

Če želite dinamično izvesti operacijo seštevanja ali odštevanja akumulatorja, krmilite negativni vhodni signal. Za operacijo pristranskega zaokroževanja lahko določite in naložite prednastavljeno konstanto 2N, preden je akumulatorski modul omogočen, tako da podate celo število vrednosti parametra N prednastavljene konstante. Celo število N mora biti manjše od 64. Z nadzorom signala loadconst lahko dinamično omogočite ali onemogočite uporabo prednastavljene konstante. To operacijo lahko uporabite kot aktivno mešanje zaokrožene vrednosti v povratno pot akumulatorja. Naloženi stroški in skupna uporaba signala se medsebojno izključujejo.

Register dvojnega akumulatorja omogočite s parametrom Omogoči dvojni akumulator za dvojno kopičenje. Akumulatorski modul lahko podpira veriženje več blokov DSP za operacije seštevanja ali odštevanja z omogočanjem verižnih vhodnih vrat in verižnih izhodnih vrat. V sistoličnem načinu 18 × 18 bo uporabljeno samo 44-bitno verižno vhodno vodilo in verižno izhodno vodilo. Vendar morajo biti vse 64-bitne verige v vhodnem vodilu povezane z izhodnim vodilom verige iz predhodnega bloka DSP.

Register cevovodov

Cyclone 10 GX Native Fixed Point DSP IP jedro podpira eno raven registra cevovoda. Cevovodni register podpira do tri vire takta in en asinhroni čisti signal za ponastavitev cevovodnih registrov. Obstaja pet registrov cevovodov:

register cevovoda vodila za vnos podatkov
poddinamični register cevovoda krmilnega signala

zanikati register cevovoda dinamičnega krmilnega signala
kopičenje registra cevovoda dinamičnega krmilnega signala
loadconst dinamični kontrolni register cevovoda

Izberete lahko, da omogočite posamezne registre cevovoda vodila za vnos podatkov in registre cevovoda dinamičnega krmilnega signala neodvisno. Vendar pa morajo vsi omogočeni registri cevovoda uporabljati isti vir ure.

Urna shema

Vhodni, cevovodni in izhodni registri v jedru Cyclone 10 GX Native Fixed Point DSP IP podpirajo tri vire/omogočitve takta in dva asinhrona čiščenja. Vsi vhodni registri uporabljajo aclr[0], vsi cevovodni in izhodni registri pa aclr[1]. Vsaka vrsta registra lahko izbere enega od treh virov ure in signalov za omogočanje ure. Ko konfigurirate jedro Cyclone 10 GX Native Fixed Point DSP IP na sistolični način delovanja 18 × 18, bo programska oprema Intel Quartus Prime nastavila vir ure vhodnega sistoličnega registra in verižnega sistoličnega registra na isti vir ure kot notranji izhodni register.

Ko omogočite funkcijo dvojnega akumulatorja, programska oprema Intel Quartus Prime nastavi vir ure registra dvojnega akumulatorja na isti vir ure kot notranji izhodni register.

Omejitve časovne sheme
Ta zavihek prikazuje omejitve, ki jih morate uporabiti za vse sheme registrskega takta.

Pogoj	Omejitev
Ko je preddodatek omogočen	Vir takta za vhodna registra ay in az mora biti enak.

	Vir takta za vhodna registra by in bz mora biti enak.
Ko so omogočeni registri cevovoda	Vir takta za vse registre cevovoda mora biti enak.
Ko kateri koli od vhodnih registrov za dinamične krmilne signale	Vir takta za vhodne registre za pod, akumulacijo, loadconst in negacijo mora biti enak.

Cyclone 10 GX izvorni fiksni DSP IP signali

Naslednja slika prikazuje vhodne in izhodne signale jedra Cyclone 10 GX Native Fixed Point DSP IP.

Cyclone 10 GX izvorni fiksni DSP IP signali

Vhodni signali podatkov

Ime signala	Vrsta	širina	Opis
sekira[]	Vnos	27	Vhodno podatkovno vodilo do zgornjega množitelja.
da[]	Vnos	27	Vhodno podatkovno vodilo do zgornjega množitelja. Ko je predseštevalnik omogočen, se ti signali strežejo kot vhodni signali zgornjemu predseštevalniku.
az[]	Vnos	26	Ti signali so vhodni signali za zgornji predseštevalnik. Ti signali so na voljo samo, če je omogočen predseštevalnik. Ti signali niso na voljo v m18×18_plus36 način delovanja.
bx[]	Vnos	18	Vhodno podatkovno vodilo do spodnjega množitelja. Ti signali niso na voljo v m27×27 način delovanja.
avtor []	Vnos	19	Vhodno podatkovno vodilo do spodnjega množitelja. Ko je predseštevalnik omogočen, ti signali služijo kot vhodni signali za spodnji predseštevalnik. Ti signali niso na voljo v m27×27 način delovanja.
bz[]	Vnos	18	Ti signali so vhodni signali za spodnji predseštevalnik. Ti signali so na voljo samo, če je omogočen predseštevalnik. Ti signali niso na voljo v m27×27 in m18×18_plus36 načini delovanja.

Podatkovni izhodni signali

Ime signala	Vrsta	širina	Dekripcija
rezultat[]	Izhod	64	Izhodno podatkovno vodilo iz zgornjega množitelja. Ti signali podpirajo do 37 bitov za m18×18_poln način delovanja.
rezultatb[]	Izhod	37	Izhodno podatkovno vodilo iz spodnjega množitelja. Ti signali so na voljo samo v m18×18_poln način delovanja.

Ura, omogoči in počisti signale

Ime signala	Vrsta	širina	Opis
clk[]	Vnos	3	Vhodni taktni signali za vse registre. Ti urni signali so na voljo le, če je kateri od vhodnih registrov, registrov cevovoda ali izhodnih registrov nastavljen na Ura 0, Ura 1, oz Ura 2. • clk[0] = Ura 0 • clk[1] = Ura 1 • clk[2] = Ura 2
ena[]	Vnos	3	Omogočanje ure za clk[2:0]. Ta signal je aktiven-visok. • ena[0] je za Ura 0 • ena[1] je za Ura 1 • ena[2] je za Ura 2
aclr[]	Vnos	2	Asinhroni jasni vhodni signali za vse registre. Ta signal je aktiven-visok. Uporaba aclr[0] za vse vhodne registre in uporabo aclr[1] za vse registre cevovoda in izhodni register. Privzeto je ta signal izključen.

Dinamični kontrolni signali

Ime signala	Vrsta	širina	Opis
sub	Vnos	1	Vhodni signal za seštevanje ali odštevanje izhoda zgornjega množitelja z izhodom spodnjega množitelja. • Odstranite ta signal, da določite operacijo dodajanja. • Uveljavite ta signal, da določite operacijo odštevanja. Privzeto je ta signal odstranjen. Ta signal lahko uveljavite ali prekličete med izvajanjem.(3)
zanikati	Vnos	1	Vhodni signal za dodajanje ali odštevanje vsote zgornjih in spodnjih množiteljev s podatki iz verižnih signalov. • Odstranite ta signal, da določite operacijo dodajanja. • Uveljavite ta signal, da določite operacijo odštevanja. Privzeto je ta signal odstranjen. Ta signal lahko uveljavite ali prekličete med izvajanjem.(3)
kopičiti	Vnos	1	Vhodni signal za omogočanje ali onemogočanje funkcije akumulatorja. • Odstranite ta signal, da onemogočite funkcijo akumulatorja. • Uveljavite ta signal, da omogočite funkcijo akumulatorja. Privzeto je ta signal odstranjen. Ta signal lahko uveljavite ali prekličete med izvajanjem.(3)
loadconst	Vnos	1	Vhodni signal za omogočanje ali onemogočanje funkcije konstante obremenitve. • Odstranite ta signal, da onemogočite funkcijo konstantne obremenitve. • Uveljavite ta signal, da omogočite funkcijo konstantne obremenitve. Privzeto je ta signal odstranjen. Ta signal lahko uveljavite ali prekličete med izvajanjem.(3)

Signali notranjega koeficienta

Ime signala

Vrsta

širina

Opis

coefsela[]

Vnos

Vhodni izbirni signali za 8 vrednosti koeficientov, ki jih določi uporabnik za zgornji množitelj. Vrednosti koeficientov so shranjene v notranjem pomnilniku in določene s parametri coef_a_0 do coef_a_7.

• coefsela[2:0] = 000 se nanaša na coef_a_0

• coefsela[2:0] = 001 se nanaša na coef_a_1

• coelsela[2:0] = 010 se nanaša na coef_a_2

• … in tako naprej.

Ti signali so na voljo le, ko je omogočena funkcija notranjega koeficienta.

coefselb[]

Vnos

Vhodni izbirni signali za 8 vrednosti koeficienta, ki jih določi uporabnik za spodnji množitelj. Vrednosti koeficientov so shranjene v notranjem pomnilniku in določene s parametri coef_b_0 do coef_b_7.

• coefselb[2:0] = 000 se nanaša na coef_b_0

• coefselb[2:0] = 001 se nanaša na coef_b_1

• coelselb[2:0] = 010 se nanaša na coef_b_2

• … in tako naprej.

Ti signali so na voljo le, ko je omogočena funkcija notranjega koeficienta.

Vhodni kaskadni signali

Ime signala	Vrsta	širina	Opis
skeniranje []	Vnos	27	Vhodno podatkovno vodilo za vhodni kaskadni modul. Povežite te signale s signali scanout iz predhodnega jedra DSP.
skeniranje []	Izhod	27	Izhodno podatkovno vodilo vhodnega kaskadnega modula. Te signale povežite s signali scanin naslednjega jedra DSP.

Izhodni kaskadni signali

Ime signala	Vrsta	širina	Opis
veriga[]	Vnos	64	Vhodno podatkovno vodilo za izhodni kaskadni modul. Povežite te signale z verižnimi signali iz predhodnega jedra DSP.
veriga[]	Izhod	64	Izhodno podatkovno vodilo izhodnega kaskadnega modula. Povežite te signale z verižnimi signali naslednjega jedra DSP.

Zgodovina revizij dokumenta za Cyclone 10 GX Native Fixed Point DSP IP Core Uporabniški priročnik

Datum	Različica	Spremembe
november 2017	2017.11.06	Začetna izdaja.

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve.

Druga imena in blagovne znamke se lahko zahtevajo kot last drugih.

Dokumenti / Viri

intel UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core [pdf] Uporabniški priročnik
UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core, UG-20094, Cyclone 10 GX Native Fixed Point DSP IP Core, Native Fixed Point DSP IP Core, Fixed Point DSP IP Core, DSP IP Core

Reference

Uporabniški priročnik

intel UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core

Intel® Cyclone® 10 GX Native Fixed Point DSP IP Core Uporabniški priročnik