راهنمای کاربر Intel UG-20094 Cyclone 10 GX Native Fixed Point DSP Core IP Core

هسته IP DSP نقطه ثابت Intel Cyclone® 10 GX یک بلوک پردازش سیگنال دیجیتال دقیق متغیر Intel Cyclone 10 GX (DSP) را نمونه‌سازی و کنترل می‌کند. هسته IP Cyclone 10 GX Native Fixed Point DSP فقط برای دستگاه های Intel Cyclone 10 GX در دسترس است.

نمودار بلوک عملکردی هسته IP DSP نقطه ثابت Cyclone 10 GX

اطلاعات مرتبط
مقدمه ای بر Intel FPGA IP Cores.

ویژگی های هسته IP DSP نقطه ثابت Cyclone 10 GX Native

هسته IP DSP نقطه ثابت Cyclone 10 GX از ویژگی های زیر پشتیبانی می کند:

عملیات ضرب با کارایی بالا، بهینه سازی قدرت و کاملاً ثبت شده
طول کلمات 18 بیتی و 27 بیتی

دو ضریب 18 × 19 یا یک ضریب 27 × 27 در هر بلوک DSP
ثبت اضافه، تفریق و انباشت دوگانه 64 بیتی داخلی برای ترکیب نتایج ضرب

آبشاری 19 بیتی یا 27 بیتی زمانی که پیش جمع کننده غیرفعال است و 18 بیتی آبشاری زمانی که از پیش جمع کننده برای تشکیل خط تاخیر ضربه زدن برای برنامه فیلتر کردن استفاده می شود.
گذرگاه خروجی 64 بیتی آبشاری برای انتشار نتایج خروجی از یک بلوک به بلوک بعدی بدون پشتیبانی منطقی خارجی

پشتیبانی از پیش جمع کننده سخت در حالت های 19 بیتی و 27 بیتی برای فیلترهای متقارن
بانک ثبت ضریب داخلی در دو حالت 18 بیتی و 27 بیتی برای اجرای فیلتر

فیلترهای پاسخ تکانه محدود سیستولی 18 و 27 بیتی (FIR) با جمع کننده خروجی توزیع شده

شروع به کار

این فصل یک توضیح کلی ارائه می دهدview از جریان طراحی هسته IP Intel FPGA برای کمک به شما برای شروع سریع با هسته IP Cyclone 10 GX Native Fixed Point DSP. کتابخانه IP Intel FPGA به عنوان بخشی از فرآیند نصب Intel Quartus® Prime نصب شده است. می توانید هر هسته IP FPGA اینتل را از کتابخانه انتخاب و پارامتر کنید. اینتل یک ویرایشگر پارامتر یکپارچه ارائه می دهد که به شما امکان می دهد هسته IP Intel FPGA DSP را برای پشتیبانی از طیف گسترده ای از برنامه ها سفارشی کنید. ویرایشگر پارامتر شما را از طریق تنظیم مقادیر پارامتر و انتخاب پورت های اختیاری راهنمایی می کند.

اطلاعات مرتبط

مقدمه ای بر Intel FPGA IP Cores
اطلاعات کلی در مورد تمام هسته های IP اینتل FPGA از جمله پارامترسازی، تولید، ارتقاء و شبیه سازی هسته های IP ارائه می دهد.

ایجاد اسکریپت های شبیه سازی IP مستقل از نسخه و طراح پلتفرم (استاندارد).
اسکریپت های شبیه سازی ایجاد کنید که نیازی به به روز رسانی دستی برای ارتقاء نرم افزار یا نسخه IP ندارند.
بهترین روش های مدیریت پروژه
دستورالعمل هایی برای مدیریت کارآمد و قابل حمل بودن پروژه و IP شما files.

Cyclone 10 GX Native Fixed Point DSP IP Core تنظیمات پارامتر

می‌توانید با تعیین پارامترها با استفاده از ویرایشگر پارامتر در نرم‌افزار Intel Quartus Prime، هسته IP Cyclone 10 GX Native Fixed Point DSP را سفارشی کنید.

برگه حالت عملیات

پارامتر	پارامتر IP تولید شده	ارزش	توضیحات
لطفا حالت عملیات را انتخاب کنید	حالت کاربری	m18×18_full m18×18_sumof2 m18×18_plus36 m18×18_systolic m27×27	حالت عملیاتی مورد نظر را انتخاب کنید.
پیکربندی ضریب
قالب نمایش برای عملوند x ضریب بالایی	signed_max	امضا بدون امضا	فرمت نمایشی را برای عملوند ضریب بالایی x مشخص کنید.

پارامتر	پارامتر IP تولید شده	ارزش	توضیحات
فرمت نمایشی برای عملوند ضریب بالای y	signed_may	امضا بدون امضا	فرمت نمایشی را برای عملوند ضریب بالایی y مشخص کنید.
فرمت نمایشی برای عملوند ضریب پایینی x	signed_mbx	امضا بدون امضا	فرمت نمایش را برای عملوند ضریب پایینی x مشخص کنید.
فرمت نمایشی برای عملوند ضریب پایینی y	signed_mby	امضا بدون امضا	فرمت نمایش عملوند ضریب پایینی y را مشخص کنید. همیشه انتخاب کنید بدون امضا برای m18×18_plus36 .
پورت "sub" را فعال کنید	enable_sub	خیر بله	انتخاب کنید بله فعال کردن پورت فرعی
ثبت ورودی 'sub' ضریب	ساعت فرعی	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای ثبت ورودی فرعی.
آبشار ورودی
آبشار ورودی را برای ورودی «ay» فعال کنید	ay_use_scan_in	خیر بله	انتخاب کنید بله برای فعال کردن ماژول آبشار ورودی برای ورودی داده ay. وقتی ماژول آبشار ورودی را فعال می کنید، هسته IP DSP نقطه ثابت Cyclone 10 GX از سیگنال های ورودی اسکن به جای سیگنال های ورودی ay استفاده می کند.
آبشار ورودی را برای ورودی «by» فعال کنید	by_use_scan_in	خیر بله	انتخاب کنید بله برای فعال کردن ماژول آبشار ورودی برای ورودی داده. وقتی ماژول آبشار ورودی را فعال می‌کنید، هسته IP DSP نقطه ثابت Cyclone 10 GX از سیگنال‌های ورودی ay به‌جای سیگنال‌های ورودی استفاده می‌کند.
ثبت تأخیر داده را فعال کنید	delay_scan_out_ay	خیر بله	انتخاب کنید بله برای فعال کردن ثبت تاخیر بین ay و رجیسترهای ورودی. این ویژگی در پشتیبانی نمی شود m18×18_plus36 و m27x27 حالت عملیاتی

پارامتر	پارامتر IP تولید شده	ارزش	توضیحات
فعال کردن داده ها با ثبت تاخیر	delay_scan_out_by	خیر بله	انتخاب کنید بله برای فعال کردن ثبت تاخیر بین رجیسترهای ورودی و گذرگاه خروجی scanout. این ویژگی در پشتیبانی نمی شود m18×18_plus36 و m27x27 حالت عملیاتی
پورت scanout را فعال کنید	gui_scanout_enable	خیر بله	انتخاب کنید بله فعال کردن گذرگاه خروجی اسکن
عرض گذرگاه خروجی 'scanout'	scan_out_width	1–27	عرض را مشخص کنید گذرگاه خروجی اسکن
پیکربندی داده 'x'
عرض گذرگاه ورودی "ax".	پهنای تبر	1–27	عرض را مشخص کنید اتوبوس ورودی تبر.(1)
"تبر" ورودی ضریب را ثبت کنید	ax_clock	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای ثبت ورودی تبر. در صورت تنظیم، ثبت ورودی تبر در دسترس نیست منبع عملوند "ax". به 'ضریب'.
عرض گذرگاه ورودی 'bx'	bx_width	1–18	عرض را مشخص کنید گذرگاه ورودی bx.(1)
ورودی 'bx' ضریب را ثبت کنید	bx_clock	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای ثبت ورودی bx. اگر تنظیم کنید، ثبت ورودی bx در دسترس نیست منبع عملوند 'bx' به 'ضریب'.
پیکربندی داده 'y'
عرض اتوبوس "ay" یا "اسکن".	ay_scan_in_width	1–27	عرض گذرگاه ورودی ay یا scanin را مشخص کنید.(1)
ورودی 'ay' یا ورودی 'scanin' ضریب را ثبت کنید	ay_scan_in_clock	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای ثبت ورودی ay یا scanin.
عرض گذرگاه ورودی 'توسط'	توسط_عرض	1–19	عرض گذرگاه ورودی را مشخص کنید.(1)

پارامتر	پارامتر IP تولید شده	ارزش	توضیحات
ثبت ورودی 'by' ضریب	توسط_ساعت	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی توسط یا اسکن ثبت ورودی.(1)
پیکربندی «نتیجه» خروجی
عرض گذرگاه خروجی "نتیجه".	result_a_width	1–64	عرض را مشخص کنید گذرگاه خروجی نتیجه
عرض گذرگاه خروجی 'resultb'	result_b_width	1–64	عرض گذرگاه خروجی resultb را مشخص کنید. resultb فقط هنگام استفاده از operation_mode در دسترس است m18×18_full.
از ثبت خروجی استفاده کنید	خروجی_ساعت	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای ثبات های خروجی نتیجه و نتیجه.

تب Pre-Adder

پارامتر	پارامتر IP تولید شده	ارزش	توضیحات
منبع عملوند 'ay'	operand_source_may	پیشخوان ورودی	منبع عملوند را برای ورودی ay مشخص کنید. انتخاب کنید پیشگو برای فعال کردن ماژول پیش جمع کننده برای ضریب بالا. تنظیمات برای ay و منبع عملوند باید یکسان باشد.
منبع عملوند 'توسط'	operand_source_mby	پیشخوان ورودی	منبع عملوند را با ورودی مشخص کنید. انتخاب کنید پیشگو برای فعال کردن ماژول پیش جمع کننده برای ضریب پایین. تنظیمات برای ay و منبع عملوند باید یکسان باشد.
یک عملیات pre-adder را روی تفریق تنظیم کنید	preadder_subtract_a	خیر بله	انتخاب کنید بله برای تعیین عملیات تفریق برای ماژول پیش جمع کننده برای ضریب بالایی. تنظیمات پیش جمع کننده برای ضریب بالا و پایین باید یکسان باشد.
عملیات پیش جمع کننده b را روی تفریق تنظیم کنید	preadder_subtract_b	خیر بله	انتخاب کنید بله برای مشخص کردن عملیات تفریق برای ماژول پیش جمع کننده برای ضریب پایین. تنظیمات پیش جمع کننده برای ضریب بالا و پایین باید یکسان باشد.
پیکربندی داده 'z'
عرض گذرگاه ورودی 'az'	az_width	1–26	عرض گذرگاه ورودی az را مشخص کنید.(1)
ورودی "az" ضریب را ثبت کنید	az_clock	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای رجیسترهای ورودی az. تنظیمات ساعت برای رجیسترهای ورودی ay و az باید یکسان باشد.
عرض گذرگاه ورودی bz	bz_width	1–18	عرض گذرگاه ورودی bz را مشخص کنید.(1)
ورودی 'bz' ضریب را ثبت کنید	bz_clock	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای رجیسترهای ورودی bz. تنظیمات ساعت برای رجیسترهای ورودی by و bz باید یکسان باشد.

برگه ضریب داخلی

پارامتر	پارامتر IP تولید شده	ارزش	توضیحات
منبع عملوند "ax".	operand_source_max	ورودی ضریب	منبع عملوند گذرگاه ورودی تبر را مشخص کنید. انتخاب کنید ضریب برای فعال کردن ماژول ضریب داخلی برای ضریب بالا. انتخاب کنید خیر برای "تبر" ورودی ضریب را ثبت کنید پارامتر زمانی که ویژگی ضریب داخلی را فعال می کنید.

پارامتر	پارامتر IP تولید شده	ارزش	توضیحات
			تنظیمات منبع عملوند ax و bx باید یکسان باشد.
منبع عملوند 'bx'	operand_source_mbx	ورودی ضریب	منبع عملوند را برای گذرگاه ورودی bx مشخص کنید. انتخاب کنید ضریب برای فعال کردن ماژول ضریب داخلی برای ضریب بالا. انتخاب کنید خیر برای ورودی 'bx' ضریب را ثبت کنید پارامتر زمانی که ویژگی ضریب داخلی را فعال می کنید. تنظیمات منبع عملوند ax و bx باید یکسان باشد.
پیکربندی ثبت ورودی 'coefsel'
ثبت ورودی 'coefsela' ضریب	coef_sel_a_clock	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای رجیسترهای ورودی coefsela.
ثبت ورودی 'coefselb' ضریب	coef_sel_b_clock	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای رجیسترهای ورودی coefselb.
پیکربندی ضریب ذخیره سازی
coef_a_0–7	coef_a_0–7	عدد صحیح	مقادیر ضرایب گذرگاه ورودی تبر را مشخص کنید. برای حالت عملکرد 18 بیت، حداکثر مقدار ورودی 218 - 1 است. برای عملکرد 27 بیتی، حداکثر مقدار 227 - 1 است.
coef_b_0-7	coef_b_0-7	عدد صحیح	مقادیر ضرایب گذرگاه ورودی bx را مشخص کنید.

تب آبشار انباشته/خروجی

پارامتر	پارامتر IP تولید شده	ارزش	توضیحات
پورت "Acumulate" را فعال کنید	enable_accumulate	خیر بله	انتخاب کنید بله فعال کردن پورت اکومولاتور
پورت "نفی" را فعال کنید	enable_negate	خیر بله	انتخاب کنید بله فعال کردن نفی پورت
پورت "loadconst" را فعال کنید	enable_loadconst	خیر بله	انتخاب کنید بله فعال کردن پورت loadconst
ثبت ورودی «انباشته» انباشت کننده	تجمع_ساعت	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0 , ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای رجیسترهای ورودی انباشته.

پارامتر	پارامتر IP تولید شده	ارزش	توضیحات
ثبت ورودی 'loadconst' انباشته کننده	load_const_clock	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای رجیسترهای ورودی loadconst.
ورودی "نفی" واحد جمع کننده را ثبت کنید	negate_clock	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای رجیسترهای ورودی نفی.
انباشته دوتایی را فعال کنید	enable_double_accum	خیر بله	انتخاب کنید بله برای فعال کردن ویژگی انباشته دوگانه.
مقدار N ثابت از پیش تعیین شده	load_const_value	0 - 63	مقدار ثابت از پیش تعیین شده را مشخص کنید. این مقدار می تواند 2 باشدN کجا N مقدار ثابت از پیش تعیین شده است.
پورت زنجیره ای را فعال کنید	use_chainadder	خیر بله	انتخاب کنید بله برای فعال کردن ماژول آبشار خروجی و گذرگاه ورودی زنجیره ای. ویژگی آبشار خروجی در آن پشتیبانی نمی‌شود m18×18_full حالت کاربری.
پورت Chainout را فعال کنید	gui_chainout_enable	خیر بله	انتخاب کنید بله برای فعال کردن گذرگاه خروجی زنجیره ای. ویژگی آبشار خروجی در آن پشتیبانی نمی‌شود m18×18_full حالت کاربری.

زبانه لوله کشی

پارامتر	پارامتر IP تولید شده	ارزش	توضیحات
رجیستر خط لوله ورودی را به سیگنال داده ورودی اضافه کنید (x/y/z/coefsel)	ورودی_لوله_ساعت	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای ثبات های ورودی خط لوله x، y، z، coefsela و coefselb.
رجیستر خط لوله ورودی را به سیگنال داده «sub» اضافه کنید	sub_pipeline_clock	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای ثبت ورودی خط لوله فرعی. (2)
رجیستر خط لوله ورودی را به سیگنال داده «انباشته» اضافه کنید	accum_pipeline_clock	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای ثبت ورودی خط لوله تجمعی.(2)
رجیستر خط لوله ورودی را به سیگنال داده «loadconst» اضافه کنید	load_const_pipeline_clock	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای ثبت ورودی خط لوله loadconst.(2)
رجیستر خط لوله ورودی را به سیگنال داده "نفی" اضافه کنید	ساعت_نفی_خط_لوله	خیر ساعت0 ساعت1 ساعت2	انتخاب کنید ساعت 0, ساعت 1، یا ساعت 2 برای فعال کردن و تعیین سیگنال ساعت ورودی برای ثبت ورودی خط لوله نفی.2)

حداکثر عرض داده ورودی در هر حالت عملیات
می‌توانید پهنای داده‌ها را برای ورودی‌های x، y، و z همانطور که در جدول مشخص شده است، سفارشی کنید.

همه رجیسترهای ورودی خط لوله برای سیگنال های کنترل پویا باید تنظیمات ساعت یکسانی داشته باشند.

حالت عملیات	حداکثر عرض داده ورودی
	ax	ay	az	bx	by	bz
بدون پیش جمع کننده یا ضریب داخلی
m18×18_full	18 (امضا) 18 (بدون امضا)	19 (امضا) 18 (بدون امضا)	استفاده نشده است	18 (امضا) 18 (بدون امضا)	19 (امضا) 18 (بدون امضا)	استفاده نشده است
m18×18_sumof2
m18×18_سیستولیک
m18×18_plus36
m27×27	27 (امضا) 27 (بدون امضا)		استفاده نشده است
فقط با ویژگی Pre-Adder
m18×18_full	18 (امضا) 18 (بدون امضا)
m18×18_sumof2
m18×18_سیستولیک
m27×27	27 (امضا) 27 (بدون امضا)	26 (امضا) 26 (بدون امضا)		استفاده نشده است
فقط با ویژگی ضریب داخلی
m18×18_full	استفاده نشده است	19 (امضا) 18 (بدون امضا)	استفاده نشده است		19 (امضا) 18 (بدون امضا)	استفاده نشده است
m18×18_sumof2
m18×18_سیستولیک
m27×27		27 (امضا) 27 (بدون امضا)			استفاده نشده است

توضیحات عملکردی

هسته IP Cyclone 10 GX Native Fixed Point DSP از 2 معماری تشکیل شده است. ضرب 18 × 18 و ضرب 27 × 27. هر نمونه از هسته IP Cyclone 10 GX Native Fixed Point DSP بسته به حالت های عملیاتی انتخاب شده، تنها 1 معماری از 2 معماری را ایجاد می کند. شما می توانید ماژول های اختیاری را در برنامه خود فعال کنید.

اطلاعات مرتبط
بلوک‌های DSP دقیق متغیر در بخش دستگاه‌های Intel Cyclone 10 GX، هندبوک Intel Cyclone 10 GX Core Fabric و راهنمای ورودی/خروجی عمومی.

حالت های عملیاتی

هسته IP Cyclone 10 GX Native Fixed Point DSP از 5 حالت عملیاتی پشتیبانی می کند:

حالت 18 × 18 کامل

حالت مجموع 18 × 18 از 2 حالت
حالت 18 × 18 پلاس 36
حالت سیستولیک 18 × 18
حالت 27 × 27

حالت 18 × 18 کامل
هنگامی که به عنوان حالت کامل 18 × 18 پیکربندی می شود، هسته IP DSP نقطه ثابت Cyclone 10 GX به صورت دو 18 (امضا/بدون امضا) × 19 (امضا) یا 18 مستقل عمل می کند.
(signed/unsigned) × 18 (بدون علامت) ضرب کننده با خروجی 37 بیتی. این حالت معادلات زیر را اعمال می کند:

نتیجه = تبر * ay
resultb = bx * توسط

معماری 18 × 18 حالت کامل

حالت مجموع 18 × 18 از 2 حالت
در مجموع 18 × 18 از 2 حالت، هسته IP DSP نقطه ثابت Cyclone 10 GX، ضرب کننده های بالا و پایین را فعال می کند و نتیجه ای را از جمع یا تفریق بین 2 ضریب ایجاد می کند. سیگنال کنترل زیر پویا یک جمع کننده را برای انجام عملیات جمع یا تفریق کنترل می کند. با فعال کردن آبشار جمع‌آوری/خروجی، عرض خروجی هسته IP DSP نقطه ثابت Cyclone 10 GX Native می‌تواند تا 64 بیت را پشتیبانی کند. این حالت معادله نتیجه =[±(ax * ay) + (bx * توسط)] را اعمال می کند.

مجموع 18 × 18 معماری 2 حالته

حالت 18 × 18 پلاس 36
هنگامی که به عنوان حالت 18 × 18 پلاس 36 پیکربندی می شود، هسته IP DSP نقطه ثابت Cyclone 10 GX Native فقط ضریب بالایی را فعال می کند. این حالت معادله resulta = (ax * ay) + concatenate (bx[17:0],by[17:0]) را اعمال می‌کند.

معماری 18 × 18 پلاس 36 حالت

هنگام استفاده از این حالت، باید فرمت نمایش را برای عملوند ضرب‌کننده‌های پایینی y روی حالت بدون علامت تنظیم کنید. هنگامی که گذرگاه ورودی در این حالت کمتر از 36 بیت است، باید پسوند امضا شده لازم را برای پر کردن ورودی 36 بیتی ارائه دهید.

استفاده از عملند کمتر از 36 بیت در حالت 18 × 18 پلاس 36
این سابقample نشان می دهد که چگونه می توان هسته IP DSP نقطه ثابت Cyclone 10 GX Native را برای استفاده از حالت عملیاتی 18 × 18 پلاس 36 با داده ورودی 12 بیتی امضا شده 101010101010 (دودویی) به جای یک عملوند 36 بیتی پیکربندی کرد.

فرمت نمایش را برای عملوند ضریب پایین x: به امضاء تنظیم کنید.
فرمت نمایش را برای عملوند ضریب پایینی y: بدون علامت تنظیم کنید.
عرض گذرگاه ورودی bx را روی 18 تنظیم کنید.

عرض گذرگاه ورودی 'by' را روی 18 تنظیم کنید.
داده های «111111111111111111» را به گذرگاه ورودی bx ارائه دهید.
داده‌های «111111101010101010» را با گذرگاه ورودی ارائه دهید.

حالت سیستولیک 18 × 18
در حالت‌های عملیاتی سیستولیک 18×18، هسته IP DSP نقطه ثابت Cyclone 10 GX، ضرب‌کننده‌های بالا و پایین، یک رجیستر سیستولیک ورودی برای ضریب بالایی، و یک ثبات سیستولیک زنجیره‌ای برای زنجیره در سیگنال‌های ورودی را فعال می‌کند. هنگامی که آبشار خروجی را فعال می کنید، این حالت از عرض خروجی نتیجه 44 بیت پشتیبانی می کند. هنگامی که ویژگی انباشته کننده را بدون آبشار خروجی فعال می کنید، می توانید عرض خروجی نتیجه را روی 64 بیت پیکربندی کنید.

معماری حالت سیستولیک 18 × 18

حالت 27 × 27
هنگامی که به عنوان حالت های 27 × 27 پیکربندی می شود، هسته IP DSP نقطه ثابت Cyclone 10 GX یک ضرب کننده 27 (امضا/بدون علامت) × 27 (امضا/بدون علامت) را فعال می کند. گذرگاه خروجی می تواند تا 64 بیت را با فعال کردن آبشار جمع کننده/خروجی پشتیبانی کند. این حالت معادله resulta = ax * ay را اعمال می کند.

معماری حالت 27 × 27

ماژول های اختیاری

ماژول های اختیاری موجود در Cyclone 10 GX Native Fixed Point DSP IP Core عبارتند از:

آبشار ورودی
پیش جمع کننده ها

ضریب داخلی
آبشار آکومولاتور و خروجی
ثبت خط لوله

آبشار ورودی
ویژگی آبشار ورودی در ay و توسط گذرگاه ورودی پشتیبانی می‌شود. هنگامی که Enable input cascade for "ay" را روی Yes تنظیم می کنید، هسته IP DSP نقطه ثابت Cyclone 10 GX Native از سیگنال های ورودی اسکن به جای گذرگاه ورودی ay ورودی می گیرد. وقتی Enable input cascade for "by" ورودی را روی بله تنظیم می کنید، هسته IP DSP نقطه ثابت Cyclone 10 GX Native ورودی ها را از گذرگاه ورودی ay به جای گذرگاه ورودی دریافت می کند.

توصیه می شود هر زمان که آبشار ورودی برای صحت برنامه فعال است، رجیسترهای ورودی را برای ay و/یا توسط فعال کنید.

می توانید ثبت های تاخیر را فعال کنید تا با نیاز تاخیر بین ثبت ورودی و ثبت خروجی مطابقت داشته باشند. 2 ثبت تاخیر در هسته وجود دارد. ثبت تاخیر بالا برای پورت های ورودی ay یا scan-in استفاده می شود در حالی که ثبت تاخیر پایین برای پورت های خروجی scanout استفاده می شود. این رجیسترهای تاخیر در حالت کامل 18 × 18، مجموع 18 حالت 18 × 2 و حالت سیستولیک 18 × 18 پشتیبانی می شوند.

پیش جمع کننده

پیش جمع کننده را می توان در پیکربندی های زیر پیکربندی کرد:

دو پیش جمع کننده مستقل 18 بیتی (امضا/بدون علامت).

یک پیش جمع کننده 26 بیتی.

هنگامی که پیش جمع کننده را در حالت های ضرب 18×18 فعال می کنید، ay و az به عنوان گذرگاه ورودی به پیش جمع کننده بالا استفاده می شوند در حالی که by و bz به عنوان گذرگاه ورودی به پیش جمع کننده پایین استفاده می شوند. وقتی پیش جمع کننده را در حالت ضرب 27 × 27 فعال می کنید، ay و az به عنوان گذرگاه ورودی پیش جمع کننده استفاده می شوند. پیش جمع کننده از عملیات جمع و تفریق پشتیبانی می کند. هنگامی که هر دو پیش جمع کننده در یک بلوک DSP استفاده می شوند، باید نوع عملیات یکسانی (جمع یا تفریق) مشترک داشته باشند.

ضریب داخلی
ضریب داخلی می تواند تا هشت ضریب ثابت را برای مولتی در حالت های 18 بیتی و 27 بیتی پشتیبانی کند. هنگامی که ویژگی ضریب داخلی را فعال می کنید، دو گذرگاه ورودی برای کنترل انتخاب مالتی پلکسر ضریب تولید می شود. گذرگاه ورودی coefsela برای انتخاب ضرایب از پیش تعریف شده برای ضریب بالا و گذرگاه ورودی مشاوره برای انتخاب ضرایب از پیش تعریف شده برای ضریب پایین استفاده می شود.

ذخیره سازی ضریب داخلی از مقادیر ضرایب قابل کنترل پویا پشتیبانی نمی کند و برای انجام چنین عملیاتی به ذخیره سازی ضریب خارجی نیاز است.

آبشار انباشته و خروجی

ماژول انباشته را می توان برای انجام عملیات زیر فعال کرد:

عملیات جمع یا تفریق
عملیات گرد کردن بایاس با استفاده از مقدار ثابت 2N
تجمع دو کاناله

برای انجام پویا عملیات جمع یا تفریق انباشته، سیگنال ورودی منفی را کنترل کنید. برای یک عملیات گرد کردن بایاس، می‌توانید با تعیین یک عدد صحیح به مقدار پارامتر N ثابت از پیش تعیین شده، یک ثابت از پیش تعیین شده 2N را قبل از فعال شدن ماژول انباشته تعیین و بارگذاری کنید. عدد صحیح N باید کمتر از 64 باشد. می توانید با کنترل سیگنال loadconst، استفاده از ثابت از پیش تعیین شده را به صورت پویا فعال یا غیرفعال کنید. شما می توانید از این عملیات به عنوان یک مخلوط کردن فعال مقدار دور در مسیر بازخورد انباشته استفاده کنید. هزینه بارگذاری شده و استفاده از سیگنال انباشته شده متقابلاً منحصر به فرد است.

می توانید با استفاده از پارامتر Enable double accumulator برای انجام انباشت مضاعف، رجیستر انباشت دوگانه را فعال کنید. ماژول انباشته می‌تواند با فعال کردن درگاه ورودی زنجیر و درگاه خروجی زنجیره‌ای، از زنجیره‌بندی چندین بلوک DSP برای عملیات جمع یا تفریق پشتیبانی کند. در حالت سیستولیک 18×18، تنها 44 بیت از گذرگاه ورودی زنجیره و گذرگاه خروجی زنجیره ای استفاده خواهد شد. با این حال، تمام زنجیره های 64 بیتی در گذرگاه ورودی باید به گذرگاه خروجی زنجیره ای از بلوک DSP قبلی متصل شوند.

ثبت خط لوله

هسته IP DSP نقطه ثابت Cyclone 10 GX از یک سطح ثبت خط لوله پشتیبانی می کند. رجیستر خط لوله حداکثر از سه منبع ساعت و یک سیگنال شفاف ناهمزمان برای تنظیم مجدد رجیسترهای خط لوله پشتیبانی می کند. پنج ثبت خط لوله وجود دارد:

ثبت خط لوله اتوبوس ورودی داده
ثبت خط لوله سیگنال کنترل زیر پویا

ثبت خط لوله سیگنال کنترل پویا را نفی کنید
ثبت خط لوله سیگنال کنترل پویا را جمع آوری کنید
ثبت خط لوله کنترل پویا loadconst

شما می توانید انتخاب کنید که هر رجیستر خط لوله ورودی داده را فعال کنید و خط لوله سیگنال کنترل پویا به طور مستقل ثبت می شود. با این حال، همه رجیسترهای خط لوله فعال باید از منبع ساعت یکسانی استفاده کنند.

طرح ساعت

رجیسترهای ورودی، خط لوله و خروجی در هسته IP DSP نقطه ثابت Cyclone 10 GX از سه منبع/فعال ساعت و دو پاکسازی ناهمزمان پشتیبانی می‌کند. همه رجیسترهای ورودی از aclr[0] و همه رجیسترهای خط لوله و خروجی از aclr[1] استفاده می کنند. هر نوع ثبت می تواند یکی از سه منبع ساعت و سیگنال های فعال کننده ساعت را انتخاب کند. هنگامی که هسته IP Cyclone 10 GX Native Fixed Point DSP را روی حالت عملکرد سیستولیک 18 × 18 پیکربندی می‌کنید، نرم‌افزار Intel Quartus Prime رجیستر سیستولیک ورودی و منبع ساعت ثبت سیستولیک زنجیره‌ای را روی همان منبع ساعتی که رجیستر خروجی داخلی تنظیم می‌کند، تنظیم می‌کند.

هنگامی که ویژگی ذخیره‌ساز دوگانه را فعال می‌کنید، نرم‌افزار Intel Quartus Prime منبع ساعت ثبت دوتایی ذخیره‌کننده را روی همان منبع ساعتی که رجیستر خروجی داخلی تنظیم می‌کند، تنظیم می‌کند.

محدودیت های طرح زمان بندی
این برگه محدودیت‌هایی را که باید برای همه طرح‌های زمان‌بندی ثبت اعمال کنید، نشان می‌دهد.

وضعیت	محدودیت
وقتی پیش اضافه کننده فعال است	منبع ساعت برای رجیسترهای ورودی ay و az باید یکسان باشد.

	منبع ساعت برای رجیسترهای ورودی by و bz باید یکسان باشد.
هنگامی که ثبت خط لوله فعال است	منبع ساعت برای همه رجیسترهای خط لوله باید یکسان باشد.
هنگامی که هر یک از ورودی ها برای سیگنال های کنترل پویا ثبت می شود	منبع ساعت برای ثبت های ورودی برای sub، accumulate، loadconst و negate باید یکسان باشد.

سیکلون 10 GX سیگنال های هسته ثابت IP DSP نقطه ثابت

شکل زیر سیگنال های ورودی و خروجی هسته IP Cyclone 10 GX Native Fixed Point DSP را نشان می دهد.

سیکلون 10 GX سیگنال های هسته ثابت IP DSP نقطه ثابت

سیگنال های ورودی داده

نام سیگنال	تایپ کنید	عرض	توضیحات
تبر[]	ورودی	27	ورودی گذرگاه داده به ضریب بالا.
ay[]	ورودی	27	ورودی گذرگاه داده به ضریب بالا. هنگامی که پیش جمع کننده فعال است، این سیگنال ها به عنوان سیگنال های ورودی به پیش جمع کننده بالا ارائه می شوند.
az[]	ورودی	26	این سیگنال ها سیگنال های ورودی به پیش جمع کننده بالایی هستند. این سیگنال ها فقط زمانی در دسترس هستند که پیش افزودن فعال باشد. این سیگنال ها در دسترس نیستند m18×18_plus36 حالت عملیاتی
bx[]	ورودی	18	ورودی گذرگاه داده به ضریب پایین. این سیگنال ها در دسترس نیستند m27×27 حالت عملیاتی
توسط[]	ورودی	19	ورودی گذرگاه داده به ضریب پایین. هنگامی که پیش جمع کننده فعال است، این سیگنال ها به عنوان سیگنال های ورودی به پیش جمع کننده پایین عمل می کنند. این سیگنال ها در دسترس نیستند m27×27 حالت عملیاتی
bz[]	ورودی	18	این سیگنال ها سیگنال های ورودی به پیش جمع کننده پایینی هستند. این سیگنال ها فقط زمانی در دسترس هستند که پیش افزودن فعال باشد. این سیگنال ها در دسترس نیستند m27×27 و m18×18_plus36 حالت های عملیاتی

سیگنال های خروجی داده

نام سیگنال	تایپ کنید	عرض	فرسایش
نتیجه[]	خروجی	64	خروجی گذرگاه داده از ضریب بالا. این سیگنال ها تا 37 بیت را پشتیبانی می کنند m18×18_full حالت عملیاتی
نتیجه[]	خروجی	37	خروجی گذرگاه داده از ضریب پایین. این سیگنال ها فقط در دسترس هستند m18×18_full حالت عملیاتی

ساعت، فعال کردن و پاک کردن سیگنال ها

نام سیگنال	تایپ کنید	عرض	توضیحات
clk[]	ورودی	3	سیگنال های ساعت ورودی برای همه رجیسترها. این سیگنال های ساعت تنها زمانی در دسترس هستند که هر یک از رجیسترهای ورودی، رجیسترهای خط لوله یا رجیستر خروجی تنظیم شده باشند. ساعت 0, ساعت 1، یا ساعت 2. • clk[0] = ساعت 0 • clk[1] = ساعت 1 • clk[2] = ساعت 2
انا[]	ورودی	3	فعال کردن ساعت برای clk[2:0]. این سیگنال فعال-بالا است. • ena[0] برای ساعت 0 • ena[1] برای ساعت 1 • ena[2] برای ساعت 2
aclr[]	ورودی	2	سیگنال های ورودی شفاف ناهمزمان برای همه رجیسترها. این سیگنال فعال-بالا است. استفاده کنید aclr[0] برای همه رجیسترهای ورودی و استفاده aclr[1] برای همه رجیسترهای خط لوله و ثبت خروجی. به‌طور پیش‌فرض، این سیگنال حذف می‌شود.

سیگنال های کنترل دینامیک

نام سیگنال	تایپ کنید	عرض	توضیحات
فرعی	ورودی	1	سیگنال ورودی برای جمع یا تفریق خروجی ضریب بالا با خروجی ضریب پایین. • برای مشخص کردن عملیات اضافه کردن، این سیگنال را غیرفعال کنید. • این سیگنال را برای مشخص کردن عملیات تفریق ثابت کنید. به طور پیش فرض، این سیگنال خاموش است. می‌توانید این سیگنال را در طول زمان اجرا تأیید یا غیرفعال کنید.3)
نفی کردن	ورودی	1	سیگنال ورودی برای جمع یا تفریق مجموع ضریب های بالا و پایین با داده های سیگنال های زنجیره ای. • برای مشخص کردن عملیات اضافه کردن، این سیگنال را غیرفعال کنید. • این سیگنال را برای مشخص کردن عملیات تفریق ثابت کنید. به طور پیش فرض، این سیگنال خاموش است. می‌توانید این سیگنال را در طول زمان اجرا تأیید یا غیرفعال کنید.3)
انباشته شدن	ورودی	1	سیگنال ورودی برای فعال یا غیرفعال کردن ویژگی انباشته. • برای غیرفعال کردن ویژگی انباشته، این سیگنال را غیرفعال کنید. • برای فعال کردن ویژگی انباشته، این سیگنال را ثابت کنید. به طور پیش فرض، این سیگنال خاموش است. می‌توانید این سیگنال را در طول زمان اجرا تأیید یا غیرفعال کنید.3)
loadconst	ورودی	1	سیگنال ورودی برای فعال یا غیرفعال کردن ویژگی ثابت بار. • برای غیرفعال کردن ویژگی ثابت بار، این سیگنال را غیرفعال کنید. • این سیگنال را برای فعال کردن ویژگی ثابت بار ثابت کنید. به طور پیش فرض، این سیگنال خاموش است. می‌توانید این سیگنال را در طول زمان اجرا تأیید یا غیرفعال کنید.3)

سیگنال های ضریب داخلی

نام سیگنال

تایپ کنید

عرض

توضیحات

کوفسلا[]

ورودی

سیگنال انتخاب ورودی برای 8 مقدار ضریب تعریف شده توسط کاربر برای ضریب بالا. مقادیر ضرایب در حافظه داخلی ذخیره شده و توسط پارامترها مشخص می شود coef_a_0 به coef_a_7.

• coefsela[2:0] = 000 اشاره دارد coef_a_0

• coefsela[2:0] = 001 اشاره دارد coef_a_1

• coelsela[2:0] = 010 اشاره دارد coef_a_2

• … و غیره.

این سیگنال ها تنها زمانی در دسترس هستند که ویژگی ضریب داخلی فعال باشد.

coefselb[]

ورودی

سیگنال های انتخاب ورودی برای 8 مقدار ضریب تعریف شده توسط کاربر برای ضریب پایین. مقادیر ضرایب در حافظه داخلی ذخیره شده و توسط پارامترها مشخص می شود coef_b_0 به coef_b_7.

• coefselb[2:0] = 000 به آن اشاره دارد coef_b_0

• coefselb[2:0] = 001 به آن اشاره دارد coef_b_1

• coelselb[2:0] = 010 اشاره دارد coef_b_2

• … و غیره.

این سیگنال ها تنها زمانی در دسترس هستند که ویژگی ضریب داخلی فعال باشد.

سیگنال های آبشاری ورودی

نام سیگنال	تایپ کنید	عرض	توضیحات
اسکن[]	ورودی	27	گذرگاه داده ورودی برای ماژول آبشار ورودی. این سیگنال ها را به سیگنال های اسکن از هسته DSP قبلی وصل کنید.
شناسایی[]	خروجی	27	گذرگاه داده خروجی ماژول آبشار ورودی. این سیگنال ها را به سیگنال های اسکن هسته DSP بعدی متصل کنید.

سیگنال های آبشاری خروجی

نام سیگنال	تایپ کنید	عرض	توضیحات
زنجیر[]	ورودی	64	گذرگاه داده ورودی برای ماژول آبشار خروجی. این سیگنال ها را به سیگنال های زنجیره ای از هسته DSP قبلی وصل کنید.
زنجیره ای[]	خروجی	64	گذرگاه داده خروجی ماژول آبشار خروجی. این سیگنال ها را به سیگنال های زنجیره ای هسته DSP بعدی متصل کنید.

تاریخچه ویرایش سند برای Cyclone 10 GX Native Fixed Point DSP Core IP راهنمای کاربر

تاریخ	نسخه	تغییرات
نوامبر 2017	2017.11.06	انتشار اولیه

شرکت اینتل تمامی حقوق محفوظ است. اینتل، لوگوی اینتل و سایر علائم اینتل علائم تجاری Intel Corporation یا شرکت های تابعه آن هستند. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان و بدون اطلاع قبلی، هر محصول و خدماتی را تغییر دهد. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، ندارد، مگر اینکه صراحتاً توسط اینتل به صورت کتبی با آن موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند.

نام ها و مارک های دیگر ممکن است به عنوان دارایی دیگران ادعا شود.

اسناد / منابع

Intel UG-20094 Cyclone 10 GX Native Fixed Point DSP Core IP [pdfراهنمای کاربر
UG-20094 Cyclone 10 GX Native Fixed Point DSP Core IP, UG-20094, Cyclone 10 GX Native Fixed Point DSP IP Core, Native Fixed Point DSP IP Core, Fixed Point DSP IP Core, DSP IP Core

مراجع

راهنمای کاربر

Intel UG-20094 Cyclone 10 GX Native Fixed Point DSP Core IP

راهنمای کاربر Intel® Cyclone® 10 GX Native Fixed Point DSP Core IP