intel UG-20094 Cyclone 10 GX Native Fixed Point DSP Core IP
Panduan Pengguna Teras IP DSP Titik Tetap Intel® Cyclone® 10 GX Native
Teras IP DSP Titik Tetap Intel Cyclone® 10 GX Native membuat dan mengawal satu blok Pemprosesan Isyarat Digital (DSP) Ketepatan Pembolehubah Intel Cyclone 10 GX. Teras IP DSP Titik Tetap Cyclone 10 GX Native hanya tersedia untuk peranti Intel Cyclone 10 GX.
Cyclone 10 GX Native Fixed Point DSP IP Core Functional Block Diagram
Maklumat Berkaitan
Pengenalan kepada Teras IP FPGA Intel.
Ciri-ciri Teras IP DSP Titik Tetap Cyclone 10 GX Native
Teras IP DSP Titik Tetap Cyclone 10 GX Native menyokong ciri berikut:
- Operasi pendaraban berprestasi tinggi, dioptimumkan kuasa dan didaftarkan sepenuhnya
- Panjang perkataan 18-bit dan 27-bit
- Dua pengganda 18 × 19 atau satu pengganda 27 × 27 setiap blok DSP
- Daftar penambahan, penolakan dan pengumpulan berganda 64-bit terbina dalam untuk menggabungkan hasil pendaraban
- Melantun 19-bit atau 27-bit apabila pra-penambah dilumpuhkan dan melata 18-bit apabila pra-penambah digunakan untuk membentuk baris tunda ketik untuk aplikasi penapisan
- Melancarkan bas keluaran 64-bit untuk menyebarkan hasil keluaran dari satu blok ke blok seterusnya tanpa sokongan logik luaran
- Pra-penambah keras disokong dalam mod 19-bit dan 27-bit untuk penapis simetri
- Bank daftar pekali dalaman dalam kedua-dua mod 18-bit dan 27-bit untuk pelaksanaan penapis
- Penapis tindak balas impuls terhingga (FIR) sistolik 18-bit dan 27-bit dengan penambah keluaran teragih
Bermula
Bab ini memberikan gambaran umumview aliran reka bentuk teras IP FPGA Intel untuk membantu anda memulakan dengan cepat dengan teras IP DSP Titik Tetap Cyclone 10 GX Native. Perpustakaan IP FPGA Intel dipasang sebagai sebahagian daripada proses pemasangan Intel Quartus® Prime. Anda boleh memilih dan membuat parameter mana-mana teras IP FPGA Intel daripada perpustakaan. Intel menyediakan editor parameter bersepadu yang membolehkan anda menyesuaikan teras IP DSP Intel FPGA untuk menyokong pelbagai jenis aplikasi. Editor parameter membimbing anda melalui penetapan nilai parameter dan pemilihan port pilihan.
Maklumat Berkaitan
- Pengenalan kepada Teras IP FPGA Intel
Menyediakan maklumat umum tentang semua teras IP FPGA Intel, termasuk parameter, menjana, menaik taraf dan mensimulasikan teras IP. - Mencipta Skrip Simulasi IP dan Pereka Platform (Standard) Bebas Versi
Buat skrip simulasi yang tidak memerlukan kemas kini manual untuk perisian atau peningkatan versi IP. - Amalan Terbaik Pengurusan Projek
Garis panduan untuk pengurusan cekap dan mudah alih projek dan IP anda files.
Tetapan Parameter Teras IP DSP Titik Tetap Cyclone 10 GX Native
Anda boleh menyesuaikan teras IP DSP Titik Tetap Cyclone 10 GX Native dengan menentukan parameter menggunakan editor parameter dalam perisian Intel Quartus Prime.
Tab Mod Operasi
| Parameter | Parameter Dijana IP | Nilai | Penerangan |
| Sila pilih mod operasi | mod operasi | m18×18_full m18×18_sumof2 m18×18_plus36 m18×18_systolic m27×27 | Pilih mod operasi yang dikehendaki. |
| Konfigurasi Pengganda | |||
| Format perwakilan untuk pengganda atas x operan | signed_max | ditandatangani tanpa ditandatangani | Nyatakan format perwakilan untuk operan x pengganda teratas. |
| Parameter | Parameter Dijana IP | Nilai | Penerangan |
| Format perwakilan untuk pengganda atas y operan | signed_may | ditandatangani tanpa ditandatangani | Nyatakan format perwakilan untuk operan pengganda atas. |
| Format perwakilan untuk pengganda bawah x operan | signed_mbx | ditandatangani tanpa ditandatangani | Nyatakan format perwakilan untuk pengganda bawah x operan. |
| Format perwakilan untuk pengganda bawah y operan | signed_mby | ditandatangani tanpa ditandatangani | Tentukan format perwakilan untuk pengganda bawah y operan.
Sentiasa pilih tidak ditandatangani untuk m18×18_tambah36 . |
| Dayakan port 'sub' | enable_sub | Tidak ya | Pilih ya untuk membolehkan
sub port. |
| Daftar input 'sub' pengganda | sub_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar sub input. |
| Lata Input | |||
| Dayakan lata input untuk input 'ay' | ay_use_scan_in | Tidak ya | Pilih ya untuk mendayakan modul lata input untuk input data ay.
Apabila anda mendayakan modul lata input, teras IP DSP Titik Tetap Asli Cyclone 10 GX menggunakan isyarat input imbasan sebagai input dan bukannya isyarat input ay. |
| Dayakan lata input untuk input 'oleh' | by_use_scan_in | Tidak ya | Pilih ya untuk mendayakan modul lata input untuk oleh input data.
Apabila anda mendayakan modul lata input, teras IP DSP Titik Tetap Asli Cyclone 10 GX menggunakan isyarat input ay sebagai input dan bukannya oleh isyarat input. |
| Dayakan pendaftaran kelewatan data | delay_scan_out_ay | Tidak ya | Pilih ya untuk membolehkan daftar kelewatan antara ay dan oleh daftar input.
Ciri ini tidak disokong dalam m18×18_tambah36 dan m27x27 mod operasi. |
| Parameter | Parameter Dijana IP | Nilai | Penerangan |
| Dayakan data melalui pendaftaran kelewatan | delay_scan_out_by | Tidak ya | Pilih ya untuk membolehkan daftar kelewatan antara oleh daftar input dan bas keluaran imbasan.
Ciri ini tidak disokong dalam m18×18_tambah36 dan m27x27 mod operasi. |
| Dayakan port imbasan | gui_scanout_enable | Tidak ya | Pilih ya untuk membolehkan
bas keluaran imbasan. |
| lebar bas keluaran 'scanout' | imbas_keluar_lebar | 1–27 | Nyatakan lebar
bas keluaran imbasan. |
| Konfigurasi Data 'x' | |||
| lebar bas input 'kapak' | ax_width | 1–27 | Nyatakan lebar
bas input kapak.(1) |
| Daftar input 'kapak' pengganda | jam_ax | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input kapak.
daftar input ax tidak tersedia jika anda menetapkan sumber operan 'ax' kepada 'coef'. |
| lebar bas input 'bx' | bx_width | 1–18 | Nyatakan lebar
bas input bx.(1) |
| Daftar input 'bx' pengganda | bx_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input bx.
daftar input bx tidak tersedia jika anda menetapkan sumber operan 'bx' kepada 'coef'. |
| Konfigurasi Data 'y' | |||
| lebar bas 'ay' atau 'scanin' | ay_scan_in_width | 1–27 | Nyatakan lebar bas input ay atau scanin.(1) |
| Daftar input 'ay' atau input 'scanin' pengganda | ay_scan_in_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input ay atau scanin. |
| 'oleh' lebar bas input | by_width | 1–19 | Nyatakan lebar dengan bas input.(1) |
| Parameter | Parameter Dijana IP | Nilai | Penerangan |
| Daftar input 'oleh' pengganda | by_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk oleh atau scanin
daftar masukan.(1) |
| Konfigurasi 'hasil' output | |||
| lebar bas keluaran 'hasil' | result_a_width | 1–64 | Nyatakan lebar
bas keluaran hasil. |
| lebar bas keluaran 'resultb' | result_b_width | 1–64 | Nyatakan lebar bus output resultb. resultb hanya tersedia apabila menggunakan operation_mode m18×18_penuh. |
| Gunakan daftar keluaran | output_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar keluaran hasil dan hasil. |
Tab Pra-penambah
| Parameter | Parameter Dijana IP | Nilai | Penerangan |
| sumber operan 'ay' | operand_source_may | praader input | Nyatakan sumber operan untuk input ay. Pilih preadder untuk mendayakan modul pra-penambah untuk pengganda teratas. Tetapan untuk ay dan mengikut sumber operan mestilah sama. |
| 'oleh' sumber operan | operan_sumber_mby | praader input | Tentukan sumber operan untuk dengan input. Pilih preadder untuk membolehkan modul pra-penambah untuk pengganda bawah. Tetapan untuk ay dan mengikut sumber operan mestilah sama. |
| Tetapkan operasi pratambah kepada penolakan | preadder_tolak_a | Tidak ya | Pilih ya untuk menentukan operasi tolak bagi modul pra-penambah bagi pengganda teratas. Tetapan pra-penambah untuk pengganda atas dan bawah mestilah sama. |
| Tetapkan operasi pra-penambah b kepada penolakan | preadder_tolak_b | Tidak ya | Pilih ya untuk menentukan operasi tolak bagi modul pra-penambah bagi pengganda bawah. Tetapan pra-penambah untuk pengganda atas dan bawah mestilah sama. |
| Konfigurasi Data 'z' | |||
| lebar bas input 'az' | az_width | 1–26 | Nyatakan lebar bas input az.(1) |
| Daftar input 'az' pengganda | az_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input az. Tetapan jam untuk daftar input ay dan az mestilah sama. |
| lebar bas input 'bz' | bz_width | 1–18 | Nyatakan lebar bas input bz.(1) |
| Daftar input 'bz' pengganda | bz_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input bz. Tetapan jam untuk daftar input oleh dan bz mestilah sama. |
Tab Pekali Dalaman
| Parameter | Parameter Dijana IP | Nilai | Penerangan |
| sumber operan 'ax' | operan_sumber_maks | input coef | Nyatakan sumber operan untuk bas input kapak. Pilih coef untuk membolehkan modul pekali dalaman untuk pengganda teratas.
Pilih Tidak untuk Daftar input 'kapak' pengganda parameter apabila anda mendayakan ciri pekali dalaman. |
| Parameter | Parameter Dijana IP | Nilai | Penerangan |
| Tetapan untuk sumber operan ax dan bx mestilah sama. | |||
| sumber operan 'bx' | operand_source_mbx | input coef | Nyatakan sumber operan untuk bas input bx. Pilih coef untuk membolehkan modul pekali dalaman untuk pengganda teratas.
Pilih Tidak untuk Daftar input 'bx' pengganda parameter apabila anda mendayakan ciri pekali dalaman. Tetapan untuk sumber operan ax dan bx mestilah sama. |
| Konfigurasi Daftar Input 'coefsel' | |||
| Daftar input 'coefsela' pengganda | coef_sel_a_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input coefsela. |
| Daftar input 'coefselb' bagi pengganda | coef_sel_b_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input coefselb. |
| Konfigurasi Storan Pekali | |||
| coef_a_0–7 | coef_a_0–7 | Integer | Nyatakan nilai pekali untuk bas input kapak.
Untuk mod operasi 18-bit, nilai input maksimum ialah 218 – 1. Untuk operasi 27-bit, nilai maksimum ialah 227 – 1. |
| coef_b_0–7 | coef_b_0–7 | Integer | Nyatakan nilai pekali untuk bas input bx. |
Tab Lata Akumulator/Output
| Parameter | Parameter Dijana IP | Nilai | Penerangan |
| Dayakan port 'terkumpul' | enable_accumulate | Tidak ya | Pilih ya untuk membolehkan
port penumpuk. |
| Dayakan port 'negate' | enable_negate | Tidak ya | Pilih ya untuk membolehkan
menafikan pelabuhan. |
| Dayakan port 'loadconst' | enable_loadconst | Tidak ya | Pilih ya untuk membolehkan
port loadconst. |
| Daftar input 'akumulator' penumpuk | accumulate_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0 , Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input terkumpul. |
| Parameter | Parameter Dijana IP | Nilai | Penerangan |
| Daftar input 'loadconst' penumpuk | load_const_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input loadconst. |
| Daftar input 'negate' unit penambah | menafikan jam | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input menafikan. |
| Dayakan penumpuk berganda | enable_double_accum | Tidak ya | Pilih ya untuk membolehkan ciri penumpuk berganda. |
| N nilai pemalar pratetap | load_const_value | 0 – 63 | Nyatakan nilai pemalar pratetap.
Nilai ini boleh menjadi 2N di mana N ialah nilai pemalar pratetap. |
| Dayakan port chainin | use_chainadder | Tidak ya | Pilih ya untuk membolehkan modul lata keluaran dan bas input chainin.
Ciri lata keluaran tidak disokong dalam m18×18_penuh mod operasi. |
| Dayakan port chainout | gui_chainout_enable | Tidak ya | Pilih ya untuk membolehkan bas keluaran berantai. Ciri lata keluaran tidak disokong dalam
m18×18_penuh mod operasi. |
Tab Penyaluran Paip
| Parameter | Parameter Dijana IP | Nilai | Penerangan |
| Tambahkan daftar saluran paip input pada isyarat data input (x/y/z/coefsel) | input_pipeline_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input saluran paip x, y, z, coefsela dan coefselb. |
| Tambahkan daftar saluran paip input pada isyarat data 'sub' | sub_pipeline_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input sub saluran paip. (2) |
| Tambahkan daftar saluran paip input pada isyarat data 'terkumpul' | accum_pipeline_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input saluran paip terkumpul.(2) |
| Tambahkan daftar saluran paip input pada isyarat data 'loadconst' | load_const_pipeline_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input saluran paip loadconst.(2) |
| Tambahkan daftar saluran paip input pada isyarat data 'negate' | negate_pipeline_clock | Tidak Jam0 Jam1 Jam2 | Pilih Jam0, Jam1, atau Jam2 untuk mendayakan dan menentukan isyarat jam input untuk daftar input saluran paip menafikan.(2) |
Lebar Data Input Maksimum Setiap Mod Operasi
Anda boleh menyesuaikan lebar data untuk input x, y dan z seperti yang dinyatakan dalam jadual.
Semua daftar input saluran paip untuk isyarat kawalan dinamik mesti mempunyai tetapan jam yang sama.
| Mod Operasi | Lebar Data Input Maksimum | |||||
| ax | ay | az | bx | by | bz | |
| Tanpa Pra-penambah atau Pekali Dalaman | ||||||
| m18×18_penuh | 18 (ditandatangani)
18 (tidak ditandatangani) |
19 (ditandatangani)
18 (tidak ditandatangani) |
Tidak digunakan | 18 (ditandatangani)
18 (tidak ditandatangani) |
19 (ditandatangani)
18 (tidak ditandatangani) |
Tidak digunakan |
| m18×18_jumlah2 | ||||||
| m18×18_sistolik | ||||||
| m18×18_tambah36 | ||||||
| m27×27 | 27 (ditandatangani)
27 (tidak ditandatangani) |
Tidak digunakan | ||||
| Dengan Ciri Pra-penambah Sahaja | ||||||
| m18×18_penuh | 18 (ditandatangani)
18 (tidak ditandatangani) |
|||||
| m18×18_jumlah2 | ||||||
| m18×18_sistolik | ||||||
| m27×27 | 27 (ditandatangani)
27 (tidak ditandatangani) |
26 (ditandatangani)
26 (tidak ditandatangani) |
Tidak digunakan | |||
| Dengan Ciri Pekali Dalaman Sahaja | ||||||
| m18×18_penuh | Tidak digunakan | 19 (ditandatangani)
18 (tidak ditandatangani) |
Tidak digunakan | 19 (ditandatangani)
18 (tidak ditandatangani) |
Tidak digunakan | |
| m18×18_jumlah2 | ||||||
| m18×18_sistolik | ||||||
| m27×27 | 27 (ditandatangani)
27 (tidak ditandatangani) |
Tidak digunakan | ||||
Penerangan Fungsian
Teras IP DSP Cyclone 10 GX Native Fixed Point terdiri daripada 2 seni bina; 18 × 18 pendaraban dan 27 × 27 pendaraban. Setiap instantiasi teras IP DSP Titik Tetap Cyclone 10 GX Native hanya menjana 1 daripada 2 seni bina bergantung pada mod operasi yang dipilih. Anda boleh mendayakan modul pilihan untuk aplikasi anda.
Maklumat Berkaitan
Blok DSP Ketepatan Pembolehubah dalam bab Peranti Intel Cyclone 10 GX, Fabrik Teras Intel Cyclone 10 GX dan Buku Panduan I/Os Tujuan Am.
Mod Operasi
Teras IP DSP Titik Tetap Cyclone 10 GX Native menyokong 5 mod operasi:
- Mod Penuh 18 × 18
- 18 × 18 Jumlah 2 Mod
- Mod 18 × 18 Plus 36
- Mod Sistolik 18 × 18
- Mod 27 × 27
Mod Penuh 18 × 18
Apabila dikonfigurasikan sebagai mod penuh 18 × 18, teras IP DSP Titik Tetap Cyclone 10 GX beroperasi sebagai dua bebas 18 (ditandatangani/tidak ditandatangani) × 19 (ditandatangani) atau 18
(ditandatangani/tidak ditandatangani) × 18 (tidak ditandatangani) pengganda dengan output 37-bit. Mod ini menggunakan persamaan berikut:
- keputusan = ax * ay
- resultb = bx * oleh
Seni Bina Mod Penuh 18 × 18
18 × 18 Jumlah 2 Mod
Dalam 18 × 18 Jumlah 2 mod, teras IP DSP Titik Tetap Cyclone 10 GX Native mendayakan pengganda atas dan bawah dan menjana hasil daripada penambahan atau penolakan antara 2 pengganda. Isyarat kawalan sub-dinamik mengawal penambah untuk melakukan operasi tambah atau tolak. Lebar output teras Cyclone 10 GX Native Fixed Point DSP IP boleh menyokong sehingga 64 bit apabila anda mendayakan lata penumpuk/output. Mod ini menggunakan persamaan hasil =[±(ax * ay) + (bx * by)].
Jumlah 18 × 18 Seni Bina Mod 2
Mod 18 × 18 Plus 36
Apabila dikonfigurasikan sebagai mod 18 × 18 Plus 36, teras IP DSP Titik Tetap Cyclone 10 GX Native hanya mendayakan pengganda teratas. Mod ini menggunakan persamaan hasil = (ax * ay) + concatenate(bx[17:0],by[17:0]).
Seni Bina Mod 18 × 18 Plus 36
Anda mesti menetapkan format Perwakilan untuk pengganda bawah y operan kepada tidak ditandatangani apabila menggunakan mod ini. Apabila bas input kurang daripada 36-bit dalam mod ini, anda dikehendaki memberikan sambungan bertanda yang diperlukan untuk mengisi input 36-bit.
Menggunakan Operan Kurang Daripada 36-bit Dalam Mod 18 × 18 Plus 36
bekas iniampini menunjukkan cara untuk mengkonfigurasi teras IP DSP Titik Tetap Cyclone 10 GX Native untuk menggunakan mod operasi 18 × 18 Plus 36 dengan data input 12-bit bertanda 101010101010 (perduaan) dan bukannya operan 36-bit.
- Tetapkan format Perwakilan untuk pengganda bawah x operan: kepada ditandatangani.
- Tetapkan format Perwakilan untuk pengganda bawah y operan: kepada tidak ditandatangani.
- Tetapkan lebar bas input 'bx' kepada 18.
- Tetapkan lebar bas input 'oleh' kepada 18.
- Sediakan data '111111111111111111' kepada bas input bx.
- Sediakan data '111111101010101010' kepada melalui bas input.
Mod Sistolik 18 × 18
Dalam mod operasi sistolik 18 × 18, teras IP DSP Titik Tetap Cyclone 10 GX Native membolehkan pengganda atas dan bawah, daftar sistolik input untuk pengganda atas dan daftar sistolik rantai untuk rantai dalam isyarat input. Apabila anda mendayakan lata keluaran, mod ini menyokong lebar keluaran hasil sebanyak 44 bit. Apabila anda mendayakan ciri penumpuk tanpa lata keluaran, anda boleh mengkonfigurasi lebar keluaran hasil kepada 64 bit.
Seni Bina Mod Sistolik 18 × 18
Mod 27 × 27
Apabila dikonfigurasikan sebagai mod 27 × 27, teras IP DSP Titik Tetap Cyclone 10 GX Native mendayakan pengganda 27(ditandatangani/tidak ditandatangani) × 27(ditandatangani/tidak ditandatangani). Bas output boleh menyokong sehingga 64 bit dengan lata akumulator/output didayakan. Mod ini menggunakan persamaan hasil = ax * ay.
Seni Bina Mod 27 × 27
Modul Pilihan
Modul pilihan yang tersedia dalam Teras IP DSP Titik Tetap Cyclone 10 GX ialah:
- Lata input
- Pra-penambah
- Pekali Dalaman
- Akumulator dan lata keluaran
- Daftar saluran paip
Lata Input
Ciri lata input disokong pada ay dan oleh bas input. Apabila anda menetapkan Dayakan lata input untuk input 'ay' kepada Ya, teras IP DSP Titik Tetap Asli Cyclone 10 GX akan mengambil input daripada isyarat input imbasan dan bukannya bas input ay. Apabila anda menetapkan Dayakan lata input untuk input 'oleh' kepada Ya, teras IP DSP Titik Tetap Asli Cyclone 10 GX akan mengambil input daripada bas input ay bukannya melalui bas input.
Adalah disyorkan untuk mendayakan daftar input untuk ay dan/atau oleh apabila lata input didayakan untuk ketepatan aplikasi.
Anda boleh mendayakan daftar kelewatan untuk memadankan keperluan kependaman antara daftar input dan daftar output. Terdapat 2 daftar kelewatan dalam teras. Daftar tunda atas digunakan untuk port input ay atau imbas masuk manakala daftar tunda bawah digunakan untuk port output imbasan. Daftar kelewatan ini disokong dalam mod penuh 18 × 18, 18 × 18 jumlah 2 mod, dan mod sistolik 18 × 18.
Pra-penambah
Pra-penambah boleh dikonfigurasikan dalam konfigurasi berikut:
- Dua pra-penambah 18-bit bebas (ditandatangani/tidak ditandatangani).
- Satu pra-penambah 26-bit.
Apabila anda mendayakan pra-penambah dalam mod pendaraban 18 × 18, ay dan az digunakan sebagai bas input kepada pra-penambah atas manakala oleh dan bz digunakan sebagai bas input kepada pra-penambah bawah. Apabila anda mendayakan pra-penambah dalam mod pendaraban 27 × 27, ay dan az digunakan sebagai bas input kepada pra-penambah. Pra-penambah menyokong kedua-dua operasi tambah dan tolak. Apabila kedua-dua pra-penambah dalam blok DSP yang sama digunakan, mereka mesti berkongsi jenis operasi yang sama (sama ada penambahan atau penolakan).
Pekali Dalaman
Pekali dalaman boleh menyokong sehingga lapan pekali malar untuk pendaraban dalam mod 18-bit dan 27-bit. Apabila anda mendayakan ciri pekali dalaman, dua bas input untuk mengawal pemilihan pemultipleks pekali akan dihasilkan. Bas input coefsela digunakan untuk memilih pekali pratakrif untuk pengganda atas dan bas input nasihat digunakan untuk memilih pekali pratakrif untuk pengganda bawah.
Storan pekali dalaman tidak menyokong nilai pekali yang boleh dikawal secara dinamik dan storan pekali luaran diperlukan untuk melaksanakan operasi sedemikian.
Accumulator dan Output Cascade
Modul penumpuk boleh didayakan untuk melaksanakan operasi berikut:
- Operasi tambah atau tolak
- Operasi pembundaran berat sebelah menggunakan nilai malar 2N
- Pengumpulan dua saluran
Untuk melakukan operasi penambahan atau penolakan penumpuk secara dinamik, kawal isyarat input menafikan. Untuk operasi pembundaran berat sebelah, anda boleh menentukan dan memuatkan pemalar pratetap 2N sebelum modul penumpuk didayakan dengan menentukan integer kepada nilai parameter N pemalar pratetap. Integer N mestilah kurang daripada 64. Anda boleh mendayakan atau melumpuhkan penggunaan pemalar pratetap secara dinamik dengan mengawal isyarat beban beban. Anda boleh menggunakan operasi ini sebagai muxing aktif nilai bulat ke dalam laluan maklum balas penumpuk. Kos yang dimuatkan dan penggunaan isyarat terkumpul adalah saling eksklusif.
Anda boleh mendayakan daftar penumpuk berganda menggunakan parameter Dayakan penumpuk berganda untuk melakukan pengumpulan berganda. Modul penumpuk boleh menyokong rantaian berbilang blok DSP untuk operasi penambahan atau penolakan dengan mendayakan port input rantaian dan port output rantaian keluar. Dalam mod sistolik 18 × 18, hanya 44-bit bas input rantai dan bas keluaran rantai akan digunakan. Walau bagaimanapun, semua rantaian 64-bit dalam bas input mesti disambungkan kepada bas keluaran rantaian dari blok DSP sebelumnya.
Daftar Saluran Paip
Teras IP DSP Titik Tetap Cyclone 10 GX Native menyokong satu peringkat daftar saluran paip. Daftar saluran paip menyokong sehingga tiga sumber jam dan satu isyarat jelas tak segerak untuk menetapkan semula daftar saluran paip. Terdapat lima daftar saluran paip:
- daftar saluran paip bas input data
- daftar saluran paip isyarat kawalan sub dinamik
- menafikan daftar saluran paip isyarat kawalan dinamik
- mengumpul daftar saluran paip isyarat kawalan dinamik
- daftar saluran paip kawalan dinamik loadconst
Anda boleh memilih untuk mendayakan setiap daftar saluran paip bas input data dan talian paip isyarat kawalan dinamik mendaftar secara bebas. Walau bagaimanapun, semua daftar saluran paip yang didayakan mesti menggunakan sumber jam yang sama.
Skim Jam
Daftar masukan, saluran paip dan keluaran dalam teras IP DSP Titik Tetap Asli Cyclone 10 GX menyokong tiga sumber/membolehkan jam dan dua pembersihan tak segerak. Semua daftar input menggunakan aclr[0] dan semua daftar saluran paip dan output menggunakan aclr[1]. Setiap jenis daftar boleh memilih salah satu daripada tiga sumber jam dan isyarat membolehkan jam. Apabila anda mengkonfigurasi teras IP DSP Titik Tetap Cyclone 10 GX kepada mod operasi sistolik 18 × 18, perisian Intel Quartus Prime akan menetapkan daftar sistolik input dan sumber jam daftar sistolik rantai kepada sumber jam yang sama dengan daftar output secara dalaman.
Apabila anda mendayakan ciri penumpuk berganda, perisian Intel Quartus Prime akan menetapkan sumber jam daftar penumpuk berganda kepada sumber jam yang sama seperti daftar output secara dalaman.
Kekangan Skim Jam
Tab ini menunjukkan kekangan yang anda mesti gunakan untuk semua skim jam daftar.
| keadaan | Kekangan |
| Apabila pra-penambah didayakan | Sumber jam untuk daftar input ay dan az mestilah sama. |
| Sumber jam untuk daftar input oleh dan bz mestilah sama. | |
| Apabila daftar saluran paip didayakan | Sumber jam untuk semua daftar saluran paip mestilah sama. |
| Apabila mana-mana input mendaftar untuk isyarat kawalan dinamik | Sumber jam untuk daftar input untuk sub, accumulate, loadconst, dan negate mestilah sama. |
Isyarat Teras IP DSP Titik Tetap Cyclone 10 GX Native
Rajah berikut menunjukkan isyarat input dan output bagi teras IP DSP Titik Tetap Asli Cyclone 10 GX.
Isyarat Teras IP DSP Titik Tetap Cyclone 10 GX Native
Isyarat Input Data
| Nama Isyarat | taip | Lebar | Penerangan |
| kapak[] | Input | 27 | Masukkan bas data ke pengganda teratas. |
| ay[] | Input | 27 | Masukkan bas data ke pengganda teratas.
Apabila pra-penambah didayakan, isyarat ini dihidangkan sebagai isyarat input kepada pra-penambah teratas. |
| az[] | Input | 26 | Isyarat ini adalah isyarat input kepada pra-penambah teratas.
Isyarat ini hanya tersedia apabila pra-penambah didayakan. Isyarat ini tidak tersedia di m18×18_tambah36 mod operasi. |
| bx[] | Input | 18 | Masukkan bas data ke pengganda bawah.
Isyarat ini tidak tersedia di m27×27 mod operasi. |
| oleh[] | Input | 19 | Masukkan bas data ke pengganda bawah.
Apabila pra-penambah didayakan, isyarat ini berfungsi sebagai isyarat input kepada pra-penambah bawah. Isyarat ini tidak tersedia di m27×27 mod operasi. |
| bz[] | Input | 18 | Isyarat ini adalah isyarat input kepada pra-penambah bawah. Isyarat ini hanya tersedia apabila pra-penambah didayakan. Isyarat ini tidak tersedia di m27×27 dan m18×18_tambah36 mod operasi. |
Isyarat Output Data
| Nama Isyarat | taip | Lebar | Dekripsi |
| keputusan[] | Keluaran | 64 | Bas data keluaran daripada pengganda teratas.
Isyarat ini menyokong sehingga 37 bit untuk m18×18_penuh mod operasi. |
| resultb[] | Keluaran | 37 | Bas data keluaran dari pengganda bawah.
Isyarat ini hanya tersedia dalam m18×18_penuh mod operasi. |
Jam, Dayakan dan Kosongkan Isyarat
| Nama Isyarat | taip | Lebar | Penerangan |
| clk[] | Input | 3 | Masukkan isyarat jam untuk semua daftar.
Isyarat jam ini hanya tersedia jika mana-mana daftar input, daftar saluran paip atau daftar keluaran ditetapkan kepada Jam0, Jam1, atau Jam2. • clk[0] = Jam0 • clk[1] = Jam1 • clk[2] = Jam2 |
| ena[] | Input | 3 | Dayakan jam untuk clk[2:0]. Isyarat ini aktif-Tinggi.
• ena[0] adalah untuk Jam0 • ena[1] adalah untuk Jam1 • ena[2] adalah untuk Jam2 |
| aclr[] | Input | 2 | Isyarat input jelas tak segerak untuk semua daftar. Isyarat ini aktif-Tinggi.
guna aclr[0] untuk semua daftar input dan penggunaan aclr[1] untuk semua daftar saluran paip dan daftar keluaran. Secara lalai, isyarat ini dinyahtegaskan. |
Isyarat Kawalan Dinamik
| Nama Isyarat | taip | Lebar | Penerangan |
| sub | Input | 1 | Isyarat input untuk menambah atau menolak output pengganda atas dengan output pengganda bawah.
• Deassert isyarat ini untuk menentukan operasi tambah. • Tegaskan isyarat ini untuk menentukan operasi tolak. Secara lalai, isyarat ini dinyahakan. Anda boleh menegaskan atau membatalkan isyarat ini semasa masa jalankan.(3) |
| menafikan | Input | 1 | Isyarat input untuk menambah atau menolak jumlah pengganda atas dan bawah dengan data daripada isyarat chainin.
• Deassert isyarat ini untuk menentukan operasi tambah. • Tegaskan isyarat ini untuk menentukan operasi tolak. Secara lalai, isyarat ini dinyahakan. Anda boleh menegaskan atau membatalkan isyarat ini semasa masa jalankan.(3) |
| terkumpul | Input | 1 | Isyarat input untuk mendayakan atau melumpuhkan ciri penumpuk.
• Deassert isyarat ini untuk melumpuhkan ciri penumpuk. • Tegaskan isyarat ini untuk mendayakan ciri penumpuk. Secara lalai, isyarat ini dinyahakan. Anda boleh menegaskan atau membatalkan isyarat ini semasa masa jalankan.(3) |
| loadconst | Input | 1 | Isyarat input untuk mendayakan atau melumpuhkan ciri pemalar beban.
• Deassert isyarat ini untuk melumpuhkan ciri pemalar beban. • Tegaskan isyarat ini untuk membolehkan ciri pemalar beban. Secara lalai, isyarat ini dinyahakan. Anda boleh menegaskan atau membatalkan isyarat ini semasa masa jalankan.(3) |
Isyarat Pekali Dalaman
| Nama Isyarat | taip | Lebar | Penerangan |
| coefsela[] | Input | 3 | Isyarat pemilihan input untuk 8 nilai pekali ditakrifkan oleh pengguna untuk pengganda teratas. Nilai pekali disimpan dalam memori dalaman dan ditentukan oleh parameter coef_a_0 kepada coef_a_7.
• coefsela[2:0] = 000 merujuk kepada coef_a_0 • coefsela[2:0] = 001 merujuk kepada coef_a_1 • coelsela[2:0] = 010 merujuk kepada coef_a_2 • … dan sebagainya. Isyarat ini hanya tersedia apabila ciri pekali dalaman didayakan. |
| coefselb[] | Input | 3 | Isyarat pemilihan input untuk 8 nilai pekali ditakrifkan oleh pengguna untuk pengganda bawah. Nilai pekali disimpan dalam memori dalaman dan ditentukan oleh parameter coef_b_0 kepada coef_b_7.
• coefselb[2:0] = 000 merujuk kepada coef_b_0 • coefselb[2:0] = 001 merujuk kepada coef_b_1 • coelselb[2:0] = 010 merujuk kepada coef_b_2 • … dan sebagainya. Isyarat ini hanya tersedia apabila ciri pekali dalaman didayakan. |
Input Isyarat Lata
| Nama Isyarat | taip | Lebar | Penerangan |
| scanin[] | Input | 27 | Bas data input untuk modul lata input.
Sambungkan isyarat ini kepada isyarat imbasan daripada teras DSP sebelumnya. |
| imbasan[] | Ouput | 27 | Bas data keluaran modul lata input.
Sambungkan isyarat ini kepada isyarat imbasan teras DSP seterusnya. |
Isyarat Lata Keluaran
| Nama Isyarat | taip | Lebar | Penerangan |
| chainin[] | Input | 64 | Bas data input untuk modul lata keluaran.
Sambungkan isyarat ini kepada isyarat rantaian daripada teras DSP sebelumnya. |
| chainout[] | Keluaran | 64 | Bas data keluaran modul lata keluaran.
Sambungkan isyarat ini kepada isyarat chainin teras DSP seterusnya. |
Sejarah Semakan Dokumen untuk Panduan Pengguna Teras IP DSP Titik Tetap Cyclone 10 GX Native
| tarikh | Versi | Perubahan |
| November 2017 | 2017.11.06 | Keluaran awal. |
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel tetapi berhak untuk membuat perubahan kepada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
Dokumen / Sumber
 |
intel UG-20094 Cyclone 10 GX Native Fixed Point DSP Core IP [pdf] Panduan Pengguna UG-20094 Cyclone 10 GX Native Fixed Point DSP Core IP, UG-20094, Cyclone 10 GX Native Fixed Point DSP Core, Native Fixed Point DSP Core IP, Fixed Point DSP IP Core, DSP IP Core |
