AN 824 FPGA SDK pikeun OpenCL Board
Rojongan Paket Floorplan
Guide pamaké

 Intel® FPGA SDK pikeun OpenCL ™ Board Rojongan Paket Floorplan Optimasi Guide
Intel/® FPGA SDK pikeun OpenCL™ Board Support Package (BSP) Floorplan Optimization Guide nyadiakeun tungtunan floorplanning pikeun OpenCL) BSP. Éta ogé nyayogikeun pitunjuk ngeunaan kumaha anjeun tiasa kéngingkeun bibit dasar kalayan frékuénsi operasi maksimal rata-rata pangsaéna sareng ngévaluasi efisiensi panggunaan sumber daya BSP.
Dokumén ieu nganggap yén anjeun wawuh sareng konsép OpenCL (2) sapertos anu dijelaskeun dina versi Spésifikasi OpenCL 1.0 ku Khronos Group.

Aliran Kompilasi OpenCL BSP
OpenCL BSP ngadukung jinis-jinis alur kompilasi ieu:

• Datar compile [–bsp-flow flat]: Ngalaksanakeun kompilasi datar tina sakabéh desain (BSP babarengan jeung kernel dihasilkeun hardware).
• Base compile [–bsp-flow base]: Ngalaksanakeun kompilasi dasar ku ngagunakeun larangan LogicLock ti base.qsf file. Target jam kernel santai supados hardware BSP gaduh langkung kabébasan pikeun nyumponan waktosna. Database base.qar dijieun pikeun ngawétkeun hardware BSP, nu mangrupa wewengkon statik.
• Impor kompilasi [ ]: Restores wewengkon statik timing ditutup ti base.qar database na compiles ukur hardware dihasilkeun kernel. Éta ogé ningkatkeun target jam kernel pikeun kéngingkeun frékuénsi operasi maksimum kernel pangsaéna (fmax).

OpenCL BSP Floorplan Partisi
OpenCL BSP floorplan utamana dibagi kana dua wewengkon handap:

• Wewengkon statik: Ngawakilan wilayah anu gaduh hardware anu aya hubunganana sareng BSP anu tetep statik. Waktuna ditutup pikeun daérah ieu salami kompilasi dasar. Sacara umum, tujuanana nyaéta pikeun ngaleutikan sumberdaya chip anu dianggo ku daérah ieu pikeun nutup waktos.
• Wewengkon kernel: Ngawakilan wilayah reconfiguration parsial (PR) nu ditangtayungan pikeun freeze_wrapper_inst|modul kernel_system_inst, nu ngandung kernel. Sacara umum, tujuanana nyaéta cadangan sumberdaya chip ka extent maksimum pikeun wewengkon ieu.

1. Intel FPGA SDK pikeun OpenCL didasarkeun kana spésifikasi Khronos anu diterbitkeun, sareng parantos lulus Prosés Uji Konformasi Khronos. Status conformance ayeuna bisa kapanggih di www.khronos.org/conformance.
2. OpenCL sareng logo OpenCL mangrupikeun mérek dagang Apple Inc. sareng dianggo ku idin ti Khronos Group™.

Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktorna kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa.
*Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.

Tungtunan pikeun OpenCL BSP Floorplanning

• Dimimitian ku kompilasi datar pikeun ngartos dimana sadaya komponén utama BSP disimpen sacara alami (utamana blok IP sareng sambungan I / O sapertos PCIe atanapi DDR). Nalika ngarancang BSP, anjeun panginten kedah nimbang-nimbang pikeun ngadegkeun pipatagaya di antara IP pikeun nutup waktos. Anjeun mimitina kedah ngajalankeun sapuan siki kompilasi datar pikeun ngaidentipikasi jalur anu gagal, teras nyobian ngalereskeunana.
  Tip: - Laju panutupanana waktos anu saé dina sapuan siki kompilasi datar bakal ngagaduhan kasempetan anu langkung luhur pikeun nutup waktos kompilasi dasar.
  — Upami anjeun ningali kagagalan konsisten dina mm_interconnect* (komponén ditambahkeun ku Qsys), teras buka System with Qsys Interconnect. viewer jeung niténan pajeulitna interkonéksi gagal. Anjeun tiasa nambahkeun pipelining flipflops dina viewer pikeun ngaronjatkeun timing. Lamun masih teu bisa ngajawab masalah, Anjeun bisa jadi kudu ngarecah mm_interconnect * jalur kritis ku nambahkeun Avalon sasak pipa.
• Salami kompilasi dasar, mimitian ku LogicLock dina daérah kernel anu ngandung freeze_wrapper_inst|kernel_system_inst. Kalayan henteu aya larangan anu sanés, Intel Quartus Prime tiasa nempatkeun hardware BSP sacara bébas dina daérah statik sésa chip. Anggo kompilasi datar sareng planner chip pikeun ngaidentipikasi ukuran sareng lokasi hardware BSP, sapertos PCIe sareng DDR. Teras, cagar daérah kernel ku ngagunakeun LogicLock bari ngahindarkeun daérah kluster utama hardware BSP.
  Tip: Upami kulawarga chip anu dianggo sami sareng platform rujukan sareng upami komponén BSP sami, éta tiasa langkung gancang pikeun ngamimitian sareng daérah LogicLock pikeun freeze_wrapper_inst|kernel_system_inst anu dikirimkeun nganggo BSP rujukan OpenCL sareng ngagarap gagalna.
• Anjeun tiasa nambihan komponén tambahan ieu kana BSP anjeun:
  - bank memori: Lamun nambahkeun leuwih bank memori, Anjeun kudu nangtukeun I / O lokasi bank saprak anjeun bisa jadi kudu nambahan sasak pipa pikeun papanggih timing.
  - Saluran I/O: Anjeun tiasa nambihan saluran I/O sapertos video, Ethernet, atanapi antarmuka serial. Upami anjeun nambihan saluran I / O, anjeun kedah ngidentipikasi lokasi bank I / O sabab anjeun panginten kedah nerapkeun wilayah LogicLock énggal pikeun pipa upami waktos nutup sesah.
  Tip: Upami anjeun kedah nambihan sasak pipa (pikeun example, alatan telat routing badag ngabalukarkeun gagalna timing), lajeng mertimbangkeun jarak routing ti sumber ka logika tujuan dina chip sarta ngaleupaskeun sababaraha spasi ditangtayungan pikeun wewengkon kernel.
• Turutan tungtunan umum ieu nalika nyéépkeun daérah LogicLock pikeun kernel:
  - Usaha pikeun nempatkeun sadaya kolom DSP dina kernel_system kecuali dibutuhkeun ku BSP.
  - Coba cagar langkung seueur sumber pikeun kernel_system.
  - Coba pikeun ngajaga jumlah notches di wewengkon kernel ka minimum.
  Gambar di handap ieu illustrates hiji kiyeu anu ditambahkeun kana tempat sasak pipa antara PCIe na DDR bank.

Gambar 1. OpenCL BSP Floorplan pikeun Intel Arria® 10 GX dina Release 17.0

Tungtunan pikeun Frékuénsi Operasi Maksimum
Frékuénsi operasi maksimum (fmax) anu dihontal ku kernels gumantung kana kagancangan FPGA sabab kalolobaan IP kedah dioptimalkeun. Sanajan kitu, meureun aya sababaraha fmax leungit gumantung kana floorplan BSP. Pikeun exampLe, biasana jumlah cut-outs di wewengkon kernel BSP mangaruhan kernel fmax.
Sakumaha anu kagambar dina gambar di handap ieu, pikeun kéngingkeun bibit dasar anu pangsaéna anu ngahasilkeun fmax rata-rata pangsaéna:

1. Laksanakeun sapuan siki dina kompilasi dasar tibatan milih siki dasar munggaran anu cocog sareng waktosna.
2. Laksanakeun kompilasi impor (ku ngagunakeun sababaraha kernels tina example designs) dina sakabéh siki dasar lulus.
3. Itung fmax rata-rata pikeun sakabéh siki dasar.
4. Pilih siki dasar anu ngahasilkeun fmax rata-rata pangluhurna.
   Bibit dasar kalayan fmax rata-rata pangsaéna nyaéta calon anu hadé pikeun dileupaskeun sareng BSP. Upami anjeun mutuskeun pikeun nuturkeun pendekatan anu béda ti léngkah anu disarankeun, anjeun tiasa ningali variasi 5-10% dina fmax prosés kompilasi impor kernel.

Gambar 2. Ngidentipikasi Bibit Dasar Pangalusna

• Pikeun ngartos kumaha gancang kernel tiasa ngajalankeun tanpa larangan floorplan:
  1. Ngalakukeun kompilasi datar tina kernel jeung nitenan fmax.
  2. Laksanakeun kompilasi impor dina kernel anu sami sareng perhatikeun fmax.
  3. Bandingkeun hasil fmax.
  Alatan larangan floorplan, impor compile fmax salawasna leuwih handap fmax compile datar. Pikeun ngahindarkeun bising siki, kompilasi kernel kalayan langkung seueur siki dasar sareng pertimbangkeun fmax rata-rata bari ngabandingkeun hasil fmax.
• Pernah ngabandingkeun kernel fmax tina kompilasi dasar sareng kompilasi datar atanapi impor. Target jam kernel santai salami kompilasi dasar sareng ku kituna, anjeun moal kantos nampi hasil anu saé.
• Perhatikeun jalur kritis jam kernel dina kompilasi dasar atanapi impor. Lamun jalur kritis keur nyebrang ti kernel ka wewengkon statik di floorplan nu, ngarobah floorplan atawa ngajalankeun sababaraha siki dasar deui ulah jalur kritis ieu.

Pedoman Evaluasi Efisiensi Pemanfaatan Sumberdaya BSP

Nu leuwih luhur persen utilization sumberdayatage, nu hadé utilization wewengkon di wewengkon statik BSP Anjeun. Persen utilization sumberdaya anu luhurtage ogé nunjukkeun yén langkung seueur sumber daya anu sayogi pikeun daérah kernel.
Turutan léngkah-léngkah ieu di handap pikeun ngitung persentase panggunaan sumberdayatage tina BSP anjeun:

1. Kéngingkeun nilai pikeun sadaya sumber dina FPGA tina top.fit.rpt atanapi base.fit.rpt sayogi dina bagian Statistik Partisi tina laporan Fitter.
2. Ngurangan nilai pikeun "freeze_wrapper_inst|kernel_system_inst" (wilayah kernel).

Tip:
Langkung difokuskeun kana nilai modul logika adaptif (ALM) tibatan nilai sumber daya sanés. Pastikeun yén utilization sumberdaya persentage pikeun ALM leuwih deukeut ka BSP rujukan OpenCL. Persen anu luhur pisantage pikeun ALM tiasa ngakibatkeun kamacetan, anu tiasa ningkatkeun waktos kompilasi sareng ngenalkeun kamacetan rute dina kernel kompleks. Najan kitu, anjeun salawasna bisa nambahan atawa ngurangan wewengkon statik, sarta nitenan waktu kompilasi jeung fmax.
Tabel di handap ieu ngagambarkeun utilization sumberdaya OpenCL BSP alat Arria ® 10 GX dina release 17.0.

Tabél 1.
Pamakéan Sumberdaya OpenCL BSP alat IntelArria 10 GX dina Rilis 17.0

	Total Sadia	Ditangtayungan pikeun Kernel	Sadia pikeun BSP	Dipaké ku BSP	0/0
ALM	427200	393800	33400	23818.	71%
Ngadaptar	1708800	1575200	133600	38913	29%
M2 OKÉ	2713	2534	179	134	75%
DSP	1518	1518	0	0	N/A

Perhatikeun yén tata lantai dieksekusi dina cara sapertos daérah statik moal aya blok DSP.

Sajarah Révisi Dokumén

Tabél 2.
Dokumén Révisi Sajarah Intel FPGA SDK pikeun OpenCL Board Rojongan Paket Floorplan Optimasi Guide

titimangsa	Vérsi	Parobahan
Agustus-17		Pelepasan awal.

Vérsi online
Kirim Eupan Balik
ID: 683312
AN-824
Vérsi: 2017.08.08
AN 824: Intel® FPGA SDK pikeun OpenCL™ Board
Rojongan Paket Floorplan Optimasi Guide

Dokumén / Sumberdaya

intel AN 824 FPGA SDK pikeun OpenCL Board Rojongan Paket Floorplan [pdf] Pituduh pamaké AN 824 FPGA SDK pikeun OpenCL Board Rojongan Paket Floorplan, AN 824, FPGA SDK pikeun OpenCL Board Rojongan Paket Floorplan, OpenCL Board Rojongan Paket Floorplan, Board Rojongan Paket Floorplan, Rojongan Paket Floorplan, Paket Floorplan, Floorplan

Rujukan

• Manual pamaké