AN 824 FPGA SDK por OpenCL Board
Subtena Pako Plano
Uzantgvidilo

 Intel® FPGA SDK por OpenCL ™ Board Support Package Floorplan Optimization Guide
La Intel/® FPGA SDK por OpenCL™ Board Support Package (BSP) Floorplan Optimization Guide disponigas etaĝplanajn gvidliniojn por OpenCL) BSP. Ĝi ankaŭ provizas gvidon pri kiel vi povas akiri la bazan semon kun la plej bona averaĝa maksimuma operacia frekvenco kaj taksi la efikecon de uzado de rimedoj de BSP.
Ĉi tiu dokumento supozas, ke vi konas OpenCL(2) konceptojn kiel priskribite en la OpenCL Specifo versio 1.0 de la Khronos Group.

OpenCL BSP Kompilfluo
OpenCL BSP subtenas la sekvajn specojn de kompilfluoj:

• Plata kompilo [–bsp-flow flat]: Elfaras platan kompilon de la tuta dezajno (BSP kune kun kerno generita aparataro).
• Baza kompilo [–bsp-flow base]: Elfaras bazan kompilon uzante LogicLock-limigojn de base.qsf file. La kernhorloĝocelo estas malstreĉita tiel ke la BSP-aparataro havas pli da libereco por renkonti tempigon. Base.qar datumbazo estas kreita por konservi la BSP-aparaton, kiu estas la senmova regiono.
• Importi kompilon [ ]: Restarigas la tempfermitan statikan regionon de la base.qar-datumbazo kaj kompilas nur la kernon generitan aparataron. Ĝi ankaŭ pliigas la celon de la kerno-horloĝo por akiri la plej bonan kernan maksimuman operacian frekvencon (fmax).

OpenCL BSP Floorplan Partition
OpenCL BSP etaĝomapo estas plejparte dividita en la sekvajn du regionojn:

• Senmova regiono: Reprezentas la regionon havantan BSP-rilatan aparataron kiu restas senmova. La tempigo estas fermita por ĉi tiu regiono dum baza kompilo. Ĝenerale, la celo estas minimumigi la pecetresursojn uzitajn de ĉi tiu regiono por fermi tempigon.
• Kernelregiono: Reprezentas la partan reagordan (PR) regionon kiu estas rezervita por freeze_wrapper_inst|kernel_system_inst modulo, kiu enhavas la kernon. Ĝenerale, la celo estas rezervi pecetajn rimedojn ĝis maksimuma mezuro por ĉi tiu regiono.

1. La Intel FPGA SDK por OpenCL baziĝas sur publikigita Khronos Specification, kaj trapasis la Khronos Conformance Testing Process. Nuna konforma stato troveblas ĉe www.khronos.org/conformance.
2. OpenCL kaj la emblemo de OpenCL estas varmarkoj de Apple Inc. kaj uzataj laŭ permeso de Khronos Group™.

Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias rendimenton de siaj FPGA kaj duonkonduktaĵoproduktoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi iun ajn publikigitan informon kaj antaŭ ol fari mendojn por produktoj aŭ servoj.
*Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.

Gvidlinioj por OpenCL BSP Floorplanning

• Komencu per plata kompilo por kompreni kie ĉiuj ĉefaj komponentoj de la BSP estas metitaj nature (precipe la IP-blokoj kun I/O-konektoj kiel PCIe aŭ DDR). Dum desegnado de la BSP, vi eble devos pripensi establi duktojntagestas inter la IP-oj por fermi tempigon. Vi unue devus ruli platan kompilan sembalaadon por identigi la ripetiĝantajn malsukcesajn vojojn, kaj poste provi ripari ilin.
  Konsilo: — Bona temptempa fermofrekvenco super plata kompila sembalaado havos pli altajn ŝancojn fermi bazan kompilotempon.
  — Se vi observas konsekvencajn misfunkciadojn en mm_interconnect* (komponento aldonita de Qsys), tiam malfermu la Sistemon kun Qsys Interconnect viewer kaj observu la kompleksecon de la malsukcesa interkonekto. Vi povas aldoni pipelining flipflops en la viewer plibonigi tempigon. Se vi ankoraŭ ne povas trakti la problemon, vi eble devos malkonstrui la kritikan vojon mm_interconnect* aldonante Avalon-duktajn pontojn.
• Dum baza kompilo, komencu per LogicLock sur kernregiono kiu enhavas freeze_wrapper_inst|kernel_system_inst. Sen aliaj limigoj, Intel Quartus Prime povas meti la BSP-aparaton libere en la restantan statikan regionon de la blato. Uzu la platan kompilon kaj peceton por identigi la grandecon kaj lokon de la BSP-aparataro, kiel PCIe kaj DDR. Poste, rezervu la kernan regionon uzante LogicLock evitante la ĉefajn amasigitajn areojn de la BSP-aparataro.
  Konsilo: Se la pecetfamilio uzata estas sama kiel la referenca platformo kaj se la BSP-komponentoj estas similaj, eble estos pli rapide komenci per la regionoj LogicLock por freeze_wrapper_inst|kernel_system_inst kiu estas sendita kun la OpenCL-referenco BSP kaj labori tra la misfunkciadoj.
• Vi povus aldoni la sekvajn kromajn komponantojn al via BSP:
  — Memorbankoj: Se vi aldonas pliajn memorbankojn, vi devus identigi la I/O-bankan lokon ĉar vi eble bezonos aldoni duktajn pontojn por plenumi tempigon.
  — I/O-kanaloj: Vi povas aldoni I/O-kanaloj kiel video, Eterreto aŭ seria interfaco. Se vi aldonas I/O-kanalojn, vi devus identigi la I/O-bankan lokon ĉar vi eble bezonos apliki novajn LogicLock-regionojn por dukto se ferma tempo estas malfacila.
  Konsilo: Se vi bezonas aldoni duktajn pontojn (ekzample, pro grandaj vojprokrastoj kaŭzantaj tempigmalsukcesojn), tiam pripensu la vojigdistancon de fonto ĝis celloko en la peceto kaj liberigu iom da spaco rezervita por la kernregiono.
• Sekvu ĉi tiujn ĝeneralajn gvidliniojn dum rezervado de LogicLock-regionoj por la kerno:
  — Provu meti ĉiujn DSP-kolumnojn en la kernel_sistemo krom se postulite de la BSP.
  — Provu rezervi pli da rimedoj por la kernel_sistemo.
  — Provu minimumigi la nombron da noĉoj en la kernregiono.
  La sekva figuro ilustras noĉon kiu estis aldonita por meti duktoponton inter PCIe kaj DDR-banko.

Figuro 1. Plano de OpenCL BSP por Intel Arria® 10 GX en la 17.0-Eldonaĵo

Gvidlinioj por Maksimuma Operacia Ofteco
Maksimuma operacia frekvenco (fmax) atingita de kernoj plejparte dependas de FPGA-rapideco ĉar la plej multaj el la IP-oj jam devus esti optimumigitaj. Tamen, povus esti iuj fmax-perdoj depende de la BSP-plano. Por ekzample, kutime la nombro da eltranĉaĵoj en la kernregiono de BSP influas kernon fmax.
Kiel ilustrite en la sekva figuro, akiri la plej bonan bazan semon kiu donas la plej bonan mezan fmax:

1. Faru sembalaadon sur la baza kompilo anstataŭ elekti la unuan bazan semon, kiu renkontas la tempigon.
2. Faru importan kompilon (uzante malmultajn kernojn de la ekzample designs) sur ĉiuj pasantaj bazaj semoj.
3. Kalkulu la mezan fmax por ĉiuj bazaj semoj.
4. Elektu la bazan semon, kiu donas la plej altan averaĝan fmax.
   La baza semo kun la plej bona averaĝa fmax estas bona kandidato por liberigo kun BSP. Se vi decidas sekvi aliron malsama ol la rekomenditaj paŝoj, vi povus observi 5-10% variadon en la fmax de la kerna importa kompilprocezo.

Figuro 2. Identigante la Plej Bonan Bazan Semon

• Por kompreni kiom rapide la kerno povas funkcii sen etaĝplanaj limigoj:
  1. Faru platan kompilon de la kerno kaj observu la fmax.
  2. Faru importan kompilon sur la sama kerno kaj observu la fmax.
  3. Komparu fmax-rezultojn.
  Pro la limigoj pri etaĝplano, import-kompila fmax ĉiam estas pli malalta ol ebena kompilo fmax. Por eviti sembruon, kompilu la kernon kun pli da bazaj semoj kaj pripensu averaĝan fmax dum komparado de fmax rezultoj.
• Neniam komparu kernon fmax de baza kompilo kun bemola aŭ importa kompilo. Kernaj horloĝceloj estas malstreĉitaj dum baza kompilo kaj tial vi neniam akiros bonajn rezultojn.
• Observu la kritikan vojon de la kernhorloĝo en baza aŭ importa kompilo. Se la kritika vojo transiras de la kerno al la senmova regiono en la etaĝo, ŝanĝu la etaĝomapon aŭ rulu malmultajn pli da bazaj semoj por eviti ĉi tiun kritikan vojon.

Gvidlinioj por Evaluating BSP Resource Utilization Efficiency

Ju pli alta estas la procento de utiligo de rimedojtage, des pli bona estas la areo utiligo en la statika areo de via BSP. Alta procento de utiligo de rimedojtage ankaŭ implicas ke pli da rimedoj estas disponeblaj por la kernregiono.
Sekvu la subajn paŝojn por kalkuli la procenton de utiligo de rimedojtage de via BSP:

1. Akiru valorojn por ĉiuj rimedoj en la FPGA de la top.fit.rpt aŭ base.fit.rpt disponeblaj sub la sekcio de Partition Statistics de la Fitter-raporto.
2. Deduktu la valoron por "freeze_wrapper_inst|kernel_system_inst" (kernelregiono).

Konsilo:
Fokusu pli sur la valoroj de adapta logika modulo (ALM) ol sur la valoroj de aliaj rimedoj. Certigu, ke la rimedo utiligo procentotage por ALM estas pli proksima al la OpenCL-referenco BSP. Tre alta procentotage por ALM povus konduki al obstrukciĝo, kiu povas pliigi la kompiltempon kaj enkonduki vojajn kongestojn en kompleksaj kernoj. Tamen, vi ĉiam povas pliigi aŭ malpliigi la senmovan regionareon, kaj observi la kompiltempon kaj fmax.
La sekva tabelo reflektas la rimedan uzadon de OpenCL BSP de Arria ® 10 GX-aparatoj en la 17.0-eldono.

Tabelo 1.
OpenCL BSP-Uzo de Rimedoj de IntelArria 10 GX-aparatoj en la 17.0-Eldono

	Totala Disponebla	Rezervita por Kerno	Havebla por BSP	Uzita de BSP	0/0
ALM	427200	393800	33400	23818.	71%
Registroj	1708800	1575200	133600	38913	29%
M2OK	2713	2534	179	134	75%
DSP	1518	1518	0	0	N/A

Observu, ke la etaĝplanado estas efektivigita tiel, ke la senmova regiono ne havos iujn ajn DSP-blokojn.

Historio de Revizio de Dokumentoj

Tabelo 2.
Dokumenta Reviziohistorio de la Intel FPGA SDK por OpenCL Board Support Package Floorplan Optimization Guide

Dato	Versio	Ŝanĝoj
Aŭgusto-17		Komenca eldono.

Enreta versio
Sendu Rimarkojn
ID: 683312
AN-824
Versio: 2017.08.08
AN 824: Intel® FPGA SDK por OpenCL™ Board
Subtena Pako Gvidilo pri Optimumigo de Etaĝo

Dokumentoj/Rimedoj

Intel AN 824 FPGA SDK por OpenCL Board Support Package Floorplan [pdf] Uzantogvidilo AN 824 FPGA SDK por OpenCL Board Support Package Floorplan, AN 824, FPGA SDK por OpenCL Board Support Package Floorplan, OpenCL Board Support Package Floorplan, Board Support Package Floorplan, Support Package Floorplan, Package Floorplan, Floorplan

Referencoj

• Uzanto Manlibro