OpenCL Board uchun AN 824 FPGA SDK
Qo'llab-quvvatlash paketi Floorplan
Foydalanuvchi uchun qoʻllanma

 uchun Intel® FPGA SDK OpenCL ™ taxtali qo'llab-quvvatlash paketi Floorplan optimallashtirish bo'yicha qo'llanma
OpenCL™ Board Support Package (BSP) uchun Intel/® FPGA SDK Floorplan optimallashtirish qoʻllanmasi OpenCL) BSP uchun pol rejalashtirish boʻyicha koʻrsatmalar beradi. Shuningdek, u eng yaxshi o'rtacha maksimal ish chastotasi bilan asosiy urug'ni qanday olish va BSP resurslaridan foydalanish samaradorligini baholash bo'yicha ko'rsatmalar beradi.
Ushbu hujjat Khronos Group tomonidan OpenCL Spetsifikatsiyasining 2 versiyasida tasvirlangan OpenCL(1.0) tushunchalari bilan tanish ekanligingizni taxmin qiladi.

OpenCL BSP kompilyatsiya oqimi
OpenCL BSP quyidagi kompilyatsiya oqimlarini qo'llab-quvvatlaydi:

• Yassi kompilyatsiya [–bsp-flow flat]: butun dizaynning tekis kompilyatsiyasini amalga oshiradi (BSP yadro tomonidan yaratilgan apparat bilan birga).
• Baza kompilyatsiyasi [–bsp-flow base]: base.qsf dan LogicLock cheklovlari yordamida asosiy kompilyatsiyani amalga oshiradi file. Yadro soatining maqsadi yumshatilgan, shuning uchun BSP apparati vaqtni qondirish uchun ko'proq erkinlikka ega. Statik mintaqa bo'lgan BSP uskunasini saqlash uchun base.qar ma'lumotlar bazasi yaratilgan.
• Import kompilyatsiyasi [ ]: Base.qar ma'lumotlar bazasidan vaqt bo'yicha yopiq statik mintaqani tiklaydi va faqat yadro tomonidan yaratilgan apparatni kompilyatsiya qiladi. Bundan tashqari, yadro maksimal ish chastotasini (fmax) olish uchun yadro soati maqsadini oshiradi.

OpenCL BSP Floorplan bo'limi
OpenCL BSP zamin rejasi asosan quyidagi ikkita mintaqaga bo'lingan:

• Statik mintaqa: statik bo'lib qoladigan BSP bilan bog'liq uskunaga ega mintaqani ifodalaydi. Baza kompilyatsiya qilish vaqtida ushbu mintaqa uchun vaqt yopiladi. Umuman olganda, maqsad vaqtni yopish uchun ushbu mintaqa tomonidan ishlatiladigan chip resurslarini minimallashtirishdir.
• Yadro hududi: yadroni o'z ichiga olgan freeze_wrapper_inst|kernel_system_inst moduli uchun ajratilgan qisman qayta konfiguratsiya (PR) hududini ifodalaydi. Umuman olganda, maqsad ushbu mintaqa uchun chip resurslarini maksimal darajada zaxiralashdir.

1. OpenCL uchun Intel FPGA SDK nashr etilgan Khronos spetsifikatsiyasiga asoslangan va Khronos muvofiqlik sinovidan o‘tgan. Joriy muvofiqlik holatini quyidagi manzilda topishingiz mumkin www.khronos.org/conformance.
2. OpenCL va OpenCL logotipi Apple Inc. kompaniyasining savdo belgilaridir va Khronos Group™ ruxsati bilan foydalaniladi.

Intel korporatsiyasi. Barcha huquqlar himoyalangan. Intel, Intel logotipi va boshqa Intel belgilari Intel korporatsiyasi yoki uning sho'ba korxonalarining savdo belgilaridir. Intel o'zining FPGA va yarimo'tkazgich mahsulotlarining Intel standart kafolatiga muvofiq joriy spetsifikatsiyalarga muvofiq ishlashiga kafolat beradi, lekin istalgan vaqtda ogohlantirmasdan istalgan mahsulot va xizmatlarga o'zgartirish kiritish huquqini o'zida saqlab qoladi. Intel tomonidan yozma ravishda kelishilgan hollar bundan mustasno, bu erda tasvirlangan har qanday ma'lumot, mahsulot yoki xizmatdan foydalanish yoki qo'llash natijasida kelib chiqadigan hech qanday javobgarlik yoki javobgarlikni o'z zimmasiga olmaydi. Intel mijozlariga har qanday nashr etilgan ma'lumotlarga tayanishdan va mahsulot yoki xizmatlarga buyurtma berishdan oldin qurilma texnik xususiyatlarining so'nggi versiyasini olish tavsiya etiladi.
*Boshqa nomlar va brendlar boshqalarning mulki sifatida da'vo qilinishi mumkin.

OpenCL BSP Floorplanning uchun ko'rsatmalar

• BSP ning barcha asosiy komponentlari tabiiy ravishda qaerga joylashtirilishini tushunish uchun tekis kompilyatsiya bilan boshlang (ayniqsa, PCIe yoki DDR kabi I/U ulanishlari bo'lgan IP bloklari). BSPni loyihalashda siz quvur liniyasini o'rnatish haqida o'ylashingiz kerak bo'lishi mumkintagvaqtni yopish uchun IPlar o'rtasida. Takroriy muvaffaqiyatsizlik yo'llarini aniqlash uchun avval tekis kompilyatsiya urug'ini tozalashni amalga oshirishingiz kerak va keyin ularni tuzatishga harakat qilishingiz kerak.
  Maslahat: - Yassi kompilyatsiya urug'ini tozalashga nisbatan yaxshi vaqtni yopish tezligi bazaviy kompilyatsiya vaqtini yopish ehtimoli yuqori bo'ladi.
  — Agar mm_interconnect* da (Qsys tomonidan qo‘shilgan komponent) doimiy nosozliklar kuzatilsa, Qsys Interconnect bilan tizimni oching. viewer va muvaffaqiyatsiz o'zaro bog'lanishning murakkabligini kuzating. Siz truboprovodlarni qo'shishingiz mumkin viewvaqtni yaxshilash uchun. Agar siz hali ham muammoni hal qila olmasangiz, Avalon quvur liniyasi ko'priklarini qo'shish orqali mm_interconnect* muhim yo'lini buzishingiz kerak bo'lishi mumkin.
• Asosiy kompilyatsiya paytida freeze_wrapper_inst|kernel_system_inst o'z ichiga olgan yadro mintaqasida LogicLock bilan boshlang. Boshqa hech qanday cheklovlarsiz Intel Quartus Prime BSP uskunasini chipning qolgan statik hududiga erkin joylashtirishi mumkin. PCIe va DDR kabi BSP uskunasining hajmi va joylashuvini aniqlash uchun tekis kompilyatsiya va chip rejalashtiruvchisidan foydalaning. Keyin, BSP apparatining asosiy klasterli maydonlaridan qochib, LogicLock-dan foydalanib yadro hududini zahiraga oling.
  Maslahat: Agar foydalaniladigan chiplar oilasi mos yozuvlar platformasi bilan bir xil boʻlsa va BSP komponentlari oʻxshash boʻlsa, OpenCL havolasi BSP bilan birga kelgan freeze_wrapper_inst|kernel_system_inst uchun LogicLock mintaqalaridan boshlash va nosozliklarni bartaraf etish tezroq boʻlishi mumkin.
• BSP ga quyidagi qo'shimcha komponentlarni qo'shishingiz mumkin:
  — Xotira banklari: Agar siz koʻproq xotira banklarini qoʻshsangiz, kiritish/chiqarish bankining manzilini aniqlashingiz kerak, chunki vaqtni qondirish uchun quvur koʻpriklarini qoʻshishingiz kerak boʻlishi mumkin.
  — I/U kanallari: Siz video, Ethernet yoki ketma-ket interfeys kabi kiritish/chiqarish kanallarini qo'shishingiz mumkin. Agar siz kiritish/chiqarish kanallarini qo'shsangiz, kiritish/chiqarish bankining joylashuvini aniqlashingiz kerak, chunki yopish vaqtini belgilash qiyin bo'lsa, quvur o'tkazish uchun yangi LogicLock hududlarini qo'llashingiz kerak bo'lishi mumkin.
  Maslahat: Agar siz quvur liniyasi ko'priklarini qo'shishingiz kerak bo'lsa (masalanample, katta marshrutlash kechikishlari vaqtni belgilashdagi nosozliklar tufayli), so'ngra chipdagi manbadan maqsad mantiqqa marshrutlash masofasini ko'rib chiqing va yadro mintaqasi uchun ajratilgan bo'sh joyni bo'shating.
• LogicLock mintaqalarini yadro uchun zahiralashda quyidagi umumiy ko'rsatmalarga amal qiling:
  — Agar BSP talab qilmasa, barcha DSP ustunlarini kernel_system tizimiga joylashtirishga harakat qiling.
  — kernel_system uchun ko'proq resurslarni zahiraga olishga harakat qiling.
  — Yadro mintaqasidagi tirqishlar sonini minimal darajada saqlashga harakat qiling.
  Quyidagi rasmda PCIe va DDR bank o'rtasida quvur liniyasi ko'prigini o'rnatish uchun qo'shilgan tirqish ko'rsatilgan.

1-rasm. 10 versiyasida Intel Arria® 17.0 GX uchun OpenCL BSP Floorplan

Maksimal ish chastotasi bo'yicha ko'rsatmalar
Yadrolar tomonidan erishilgan maksimal ish chastotasi (fmax) ko'p jihatdan FPGA tezligiga bog'liq, chunki ko'pchilik IP-lar allaqachon optimallashtirilgan bo'lishi kerak. Biroq, BSP zamin rejasiga qarab, ba'zi fmax yo'qotishlari bo'lishi mumkin. Misol uchunample, odatda BSP yadro mintaqasidagi kesiklar soni yadro fmax ga ta'sir qiladi.
Quyidagi rasmda ko'rsatilganidek, eng yaxshi o'rtacha fmaxni beradigan eng yaxshi asosiy urug'ni olish uchun:

1. Vaqtga mos keladigan birinchi asosiy urug'ni tanlash o'rniga, asosiy kompilyatsiyada urug'larni tozalashni amalga oshiring.
2. Import kompilyatsiyasini amalga oshiring (sobiq yadrodan bir nechta yadrolardan foydalangan holda).ample designs) barcha o'tuvchi tayanch urug'larda.
3. Barcha asosiy urug'lar uchun o'rtacha fmaxni hisoblang.
4. Eng yuqori o'rtacha fmaxni beradigan asosiy urug'ni tanlang.
   Eng yaxshi o'rtacha fmax bilan asosiy urug' BSP bilan ozod qilish uchun yaxshi nomzoddir. Agar siz tavsiya etilgan qadamlardan boshqacha yondashuvni qo'llashga qaror qilsangiz, yadro importini kompilyatsiya qilish jarayonida fmaxda 5-10% o'zgarishlarni kuzatishingiz mumkin.

Shakl 2. Eng yaxshi asosiy urug'ni aniqlash

• Yadro qavat rejasi cheklovlarisiz qanchalik tez ishlashini tushunish uchun:
  1. Yadroning tekis kompilyatsiyasini bajaring va fmaxni kuzating.
  2. Xuddi shu yadroda import kompilyatsiyasini bajaring va fmaxni kuzating.
  3. fmax natijalarini solishtiring.
  Zamin rejasi cheklovlari tufayli import kompilyatsiya fmax har doim tekis kompilyatsiya fmax dan past bo'ladi. Urug'lik shovqinining oldini olish uchun yadroni ko'proq asosiy urug'lar bilan to'plang va fmax natijalarini solishtirganda o'rtacha fmaxni hisobga oling.
• Asosiy kompilyatsiyadagi fmax yadrosini hech qachon tekis yoki import kompilyatsiyasi bilan solishtirmang. Yadro soati maqsadlari bazaviy kompilyatsiya paytida bo'shashadi va shuning uchun siz hech qachon yaxshi natijalarga erisha olmaysiz.
• Asosiy yoki import kompilyatsiyasida yadro soatining muhim yo'lini kuzating. Agar muhim yo'l yadrodan zamin rejasidagi statik hududga o'tayotgan bo'lsa, bu muhim yo'ldan qochish uchun zamin rejasini o'zgartiring yoki yana bir nechta asosiy urug'larni ishlating.

BSP resurslaridan foydalanish samaradorligini baholash bo'yicha ko'rsatmalar

Resursdan foydalanish foizi qanchalik yuqori bo'lsatage, BSP ning statik sohasida maydondan foydalanish qanchalik yaxshi bo'lsa. Resurslardan foydalanishning yuqori foizitage shuningdek, yadro mintaqasi uchun ko'proq resurslar mavjudligini anglatadi.
Resursdan foydalanish foizini hisoblash uchun quyidagi amallarni bajaringtagSizning BSP e:

1. Fitter hisobotining Bo'lim statistikasi bo'limida mavjud top.fit.rpt yoki base.fit.rpt dan FPGAdagi barcha resurslar uchun qiymatlarni oling.
2. “freeze_wrapper_inst|kernel_system_inst” (yadro hududi) qiymatini olib tashlang.

Maslahat:
Boshqa manbalarning qiymatlariga qaraganda, moslashuvchan mantiqiy modul (ALM) qiymatlariga ko'proq e'tibor qarating. Resurslardan foydalanish foizini ta'minlashtagALM uchun e OpenCL mos yozuvlar BSP ga yaqinroq. Juda yuqori foiztage for ALM tiqilib qolishiga olib kelishi mumkin, bu esa kompilyatsiya vaqtini oshirishi va murakkab yadrolarda marshrutlash tiqilib qolishi mumkin. Biroq, siz har doim statik hudud maydonini oshirishingiz yoki kamaytirishingiz, kompilyatsiya vaqti va fmaxni kuzatishingiz mumkin.
Quyidagi jadval 10 versiyasida Arria ® 17.0 GX qurilmalarining OpenCL BSP resurslaridan foydalanishini aks ettiradi.

1-jadval.
10 versiyasida IntelArria 17.0 GX qurilmalarining OpenCL BSP resurslaridan foydalanish

	Jami mavjud	Yadro uchun ajratilgan	BSP uchun mavjud	BSP tomonidan qo'llaniladi	0/0
ALM	427200	393800	33400	23818.	71%
Registrlar	1708800	1575200	133600	38913	29%
M2OK	2713	2534	179	134	75%
DSP	1518	1518	0	0	Yoʻq

E'tibor bering, polni rejalashtirish shunday amalga oshirilganki, statik mintaqada DSP bloklari bo'lmaydi.

Hujjatlarni qayta ko'rib chiqish tarixi

2-jadval.
OpenCL Board qoʻllab-quvvatlash paketi uchun Intel FPGA SDK hujjatini qayta koʻrib chiqish tarixi Floorplanni optimallashtirish boʻyicha qoʻllanma

Sana	Versiya	O'zgarishlar
17 avgust		Dastlabki nashr.

Onlayn versiya
Fikr-mulohaza yuborish
ID: 683312
AN-824
Versiya: 2017.08.08
AN 824: OpenCL™ Board uchun Intel® FPGA SDK
Qo'llab-quvvatlash paketi Floorplan optimallashtirish qo'llanma

Hujjatlar / manbalar

OpenCL Board qo'llab-quvvatlash paketi Floorplan uchun intel AN 824 FPGA SDK [pdf] Foydalanuvchi uchun qoʻllanma OpenCL Board qo‘llab-quvvatlash paketi Floorplan uchun AN 824 FPGA SDK, AN 824, OpenCL kengashni qo‘llab-quvvatlash paketi uchun FPGA SDK Floorplan, OpenCL kengashni qo‘llab-quvvatlash paketi Floorplan, taxta qo‘llab-quvvatlash paketi Floorplan, qo‘llab-quvvatlash paketi Floorplan, paketli qavat rejasi, Floorplan

Ma'lumotnomalar

• Foydalanuvchi uchun qo'llanma