OpenCL самбарт зориулсан AN 824 FPGA SDK
Шалны төлөвлөгөөг дэмжих багц
Хэрэглэгчийн гарын авлага

 Intel® FPGA SDK OpenCL ™ Зөвлөлийн дэмжлэгийн багцын шалны төлөвлөгөөг оновчтой болгох гарын авлага
OpenCL™ Board Support Package (BSP)-д зориулсан Intel/® FPGA SDK нь OpenCL) BSP-ийн шалны төлөвлөлтийн удирдамжийг өгдөг. Мөн та хамгийн сайн дундаж давтамжтай үндсэн үрийг хэрхэн олж авах, BSP нөөцийн ашиглалтын үр ашгийг үнэлэх зааварчилгааг өгдөг.
Энэхүү баримт бичиг нь таныг Khronos группээс гаргасан OpenCL Specification 2 хувилбарт тайлбарласан OpenCL(1.0) ойлголтуудыг мэддэг гэж тооцож байна.

OpenCL BSP эмхэтгэлийн урсгал
OpenCL BSP нь дараах төрлийн хөрвүүлэх урсгалыг дэмждэг:

• Хавтгай эмхэтгэл [–bsp-flow flat]: Бүх дизайныг хавтгай эмхэтгэдэг (Цөм үүсгэсэн техник хангамжийн хамт BSP).
• Base compile [–bsp-flow base]: base.qsf-аас LogicLock хязгаарлалтыг ашиглан үндсэн эмхэтгэлийг гүйцэтгэдэг. file. Цөмийн цагийн зорилтыг зөөлрүүлсэн тул BSP техник хангамж нь цаг хугацаатай уулзах эрх чөлөөтэй болно. Статик муж болох BSP техник хангамжийг хадгалахын тулд base.qar мэдээллийн сан үүсгэсэн.
• Импортын эмхэтгэл [ ]: base.qar мэдээллийн баазаас цаг хугацааны хаалттай статик мужийг сэргээж, зөвхөн цөмийн үүсгэсэн техник хангамжийг эмхэтгэдэг. Энэ нь цөмийн хамгийн сайн ажиллах давтамжийг (fmax) авахын тулд цөмийн цагийн зорилтот түвшинг нэмэгдүүлдэг.

OpenCL BSP Floorplan хуваалт
OpenCL BSP шалны төлөвлөгөөг үндсэндээ дараах хоёр бүсэд хуваадаг.

• Статик бүс: Статик хэвээр байгаа BSP-тэй холбоотой техник хангамжтай бүсийг төлөөлдөг. Үндсэн эмхэтгэлийн явцад энэ бүс нутагт цаг хугацаа хаалттай байна. Ерөнхийдөө зорилго нь энэ бүс нутгийн цаг хугацааг хаахад ашигладаг чипийн нөөцийг багасгах явдал юм.
• Цөмийн бүс: Цөмийг агуулсан freeze_wrapper_inst|kernel_system_inst модульд зориулагдсан хэсэгчилсэн дахин тохируулах (PR) мужийг төлөөлдөг. Ерөнхийдөө энэ бүс нутагт чипийн нөөцийг дээд зэргээр нөөцлөх зорилготой.

1. OpenCL-д зориулсан Intel FPGA SDK нь хэвлэгдсэн Khronos техникийн тодорхойлолт дээр үндэслэсэн бөгөөд Khronos нийцлийн туршилтын процессыг давсан. Одоогийн тохирлын төлөвийг дараах хаягаас авах боломжтой www.khronos.org/conformance.
2. OpenCL болон OpenCL лого нь Apple Inc.-ийн худалдааны тэмдэг бөгөөд Khronos Group™-ийн зөвшөөрлөөр ашиглагддаг.

Intel корпораци. Бүх эрх хуулиар хамгаалагдсан. Intel, Intel лого болон бусад Intel тэмдэг нь Intel корпораци эсвэл түүний охин компаниудын худалдааны тэмдэг юм. Intel нь өөрийн FPGA болон хагас дамжуулагч бүтээгдэхүүнүүдээ Intel-ийн стандарт баталгааны дагуу одоогийн техникийн үзүүлэлтүүдэд нийцүүлэн ажиллуулах баталгаа өгдөг боловч ямар ч бүтээгдэхүүн, үйлчилгээнд ямар ч үед мэдэгдэлгүйгээр өөрчлөлт оруулах эрхтэй. Intel нь бичгээр тохиролцсоноос бусад тохиолдолд энд дурдсан аливаа мэдээлэл, бүтээгдэхүүн, үйлчилгээг ашиглах, ашиглахаас үүдэн гарах хариуцлага, хариуцлага хүлээхгүй. Intel-ийн хэрэглэгчид нийтлэгдсэн мэдээлэлд найдах, бүтээгдэхүүн, үйлчилгээний захиалга өгөхөөс өмнө төхөөрөмжийн техникийн үзүүлэлтүүдийн хамгийн сүүлийн хувилбарыг авахыг зөвлөж байна.
*Бусад нэр, брэндийг бусдын өмч гэж үзэж болно.

OpenCL BSP Шал төлөвлөлтийн удирдамж

• BSP-ийн бүх үндсэн бүрэлдэхүүн хэсгүүд (ялангуяа PCIe эсвэл DDR гэх мэт I/O холболттой IP блокууд) хаана байрладаг болохыг ойлгохын тулд хавтгай эмхэтгэлээс эхэл. BSP-ийг зохион бүтээхдээ дамжуулах хоолойнуудыг бий болгох талаар бодож үзэх хэрэгтэйtagцагийг хаахын тулд IP-ийн хооронд es. Та эхлээд бүтэлгүйтлийн давтагдах замыг тодорхойлохын тулд хавтгай эмхэтгэлийн үр шүүрлийг ажиллуулж, дараа нь тэдгээрийг засахыг оролдоорой.
  Зөвлөмж: - Хавтгай эмхэтгэлийн үр шүүрэлтийн үеийн хаалтын хурд нь үндсэн хөрвүүлэлтийн хугацааг хаах магадлал өндөр байх болно.
  — Хэрэв та mm_interconnect* (Qsys-с нэмсэн бүрэлдэхүүн хэсэг)-д тогтмол алдаа гарч байвал Qsys Interconnect-тэй системийг нээнэ үү. viewмөн эвдэрсэн харилцан холболтын нарийн төвөгтэй байдлыг ажигла. Та хоолойд дамжуулах флипфлопуудыг нэмж болно viewцаг хугацааг сайжруулах. Хэрэв та асуудлыг шийдэж чадахгүй хэвээр байгаа бол Avalon дамжуулах хоолойн гүүрийг нэмж mm_interconnect* чухал замыг задлах шаардлагатай болж магадгүй юм.
• Үндсэн эмхэтгэлийн явцад freeze_wrapper_inst|kernel_system_inst-г агуулсан цөмийн бүс дэх LogicLock-оор эхлүүлнэ үү. Өөр ямар ч хязгаарлалтгүйгээр Intel Quartus Prime нь BSP техник хангамжийг чипийн үлдсэн статик хэсэгт чөлөөтэй байрлуулж болно. PCIe болон DDR зэрэг BSP тоног төхөөрөмжийн хэмжээ, байршлыг тодорхойлохын тулд хавтгай хөрвүүлэлт, чип төлөвлөгчийг ашиглана уу. Дараа нь LogicLock ашиглан цөмийн бүсийг нөөцлөхийн зэрэгцээ BSP техник хангамжийн үндсэн кластерт хэсгүүдээс зайлсхий.
  Зөвлөмж: Хэрэв ашигласан чипийн бүлэг нь лавлагааны платформтой ижил бөгөөд BSP бүрэлдэхүүн хэсгүүд нь төстэй бол OpenCL лавлагааны BSP-тэй хамт ирдэг freeze_wrapper_inst|kernel_system_inst-д зориулсан LogicLock мужуудаас эхэлж, алдаа дутагдлыг арилгах нь илүү хурдан байх болно.
• Та BSP-дээ дараах нэмэлт бүрэлдэхүүн хэсгүүдийг нэмж болно:
  — Санах ойн банкууд: Хэрэв та илүү олон санах ойн банк нэмбэл оролт/гаралтын банкны байршлыг тодорхойлох хэрэгтэй.
  — I/O сувгууд: Та видео, Ethernet эсвэл цуваа интерфэйс гэх мэт оролт/гаралтын сувгуудыг нэмж болно. Хэрэв та оролт/гаралтын сувгуудыг нэмбэл оролт/гаралтын банкны байршлыг тодорхойлох хэрэгтэй, учир нь хаалтын хугацаа хэцүү байвал дамжуулахад шинэ LogicLock бүсүүдийг ашиглах шаардлагатай байж магадгүй юм.
  Зөвлөмж: Хэрэв та дамжуулах хоолойн гүүр нэмэх шаардлагатай бол (жишээлбэлample, чиглүүлэлтийн их саатал, цаг хугацааны алдааны улмаас) дараа нь чип дэх эх үүсвэрээс очих логик хүртэлх чиглүүлэлтийн зайг авч үзээд цөмийн бүсэд нөөцөлсөн зайг суллана.
• Цөмд LogicLock бүсүүдийг нөөцлөхдөө эдгээр ерөнхий удирдамжийг дагана уу:
  — BSP шаардаагүй бол бүх DSP баганыг цөмийн системд байрлуулахыг оролдоно уу.
  — Цөмийн системд илүү их нөөц нөөцлөхийг оролдоорой.
  — Цөмийн бүсийн ховилын тоог хамгийн бага хэмжээнд байлгахыг хичээ.
  Дараах зурагт PCIe болон DDR банкны хооронд дамжуулах хоолойн гүүр тавихын тулд нэмсэн ховилыг харуулав.

Зураг 1. 10 хувилбар дахь Intel Arria® 17.0 GX-д зориулсан OpenCL BSP Floorplan

Ашиглалтын хамгийн их давтамжийн удирдамж
Цөмүүдийн хүрэх хамгийн дээд давтамж (fmax) нь FPGA хурдаас ихээхэн хамаардаг, учир нь ихэнх IP-г аль хэдийн оновчтой болгосон байх ёстой. Гэсэн хэдий ч, BSP-ийн төлөвлөгөөнөөс хамааран зарим fmax алдагдах магадлалтай. Жишээ ньample, ихэвчлэн BSP-ийн цөмийн бүс дэх таслагдах тоо нь цөмийн fmax-д нөлөөлдөг.
Дараах зурагт үзүүлсэнчлэн, хамгийн сайн дундаж fmax өгдөг хамгийн сайн суурь үрийг олж авахын тулд:

1. Хугацаа таарч байгаа эхний үндсэн үрийг сонгохын оронд үндсэн эмхэтгэл дээр үр шүүрдэх ажлыг гүйцэтгээрэй.
2. Импортын эмхэтгэлийг гүйцэтгэнэ (example designs) бүх дамжин өнгөрөх суурь үр дээр.
3. Бүх үндсэн үрийн дундаж fmax-ийг тооцоол.
4. Хамгийн өндөр дундаж fmax өгдөг үндсэн үрийг сонго.
   Хамгийн сайн дундаж fmax-тай үндсэн үр нь BSP-тэй хамт гаргахад тохиромжтой. Хэрэв та санал болгож буй алхмуудаас өөр аргыг дагахаар шийдсэн бол цөмийн импортын эмхэтгэлийн процессын fmax-ийн 5-10% өөрчлөлтийг ажиглаж магадгүй юм.

Зураг 2. Шилдэг суурь үрийг тодорхойлох

• Цөм нь шалны төлөвлөгөөний хязгаарлалтгүйгээр хэр хурдан ажиллаж болохыг ойлгохын тулд:
  1. Цөмийн хавтгай эмхэтгэлийг хийж, fmax-ийг ажигла.
  2. Импортын эмхэтгэлийг ижил цөм дээр хийж, fmax-ийг ажигла.
  3. fmax үр дүнг харьцуул.
  Шалны төлөвлөгөөний хязгаарлалтын улмаас импортын хөрвүүлэх fmax нь хавтгай хөрвүүлэх fmax-аас үргэлж доогуур байдаг. Үрийн шуугианаас зайлсхийхийн тулд цөмийг илүү олон үндсэн үрээр эмхэтгэж, fmax үр дүнг харьцуулахдаа дундаж fmax-ийг анхаарч үзээрэй.
• Үндсэн эмхэтгэлээс цөмийн fmax-ийг хавтгай эсвэл импортын эмхэтгэлтэй хэзээ ч бүү харьцуул. Үндсэн эмхэтгэлийн явцад цөмийн цагийн зорилтууд суларч, тиймээс та сайн үр дүнд хүрэхгүй.
• Суурь эсвэл импортын эмхэтгэлд цөмийн цагийн чухал замыг ажигла. Хэрэв эгзэгтэй зам нь шалны төлөвлөгөөний цөмөөс статик бүс рүү гаталж байгаа бол энэ чухал замаас зайлсхийхийн тулд шалны төлөвлөгөөг өөрчлөх эсвэл өөр хэдэн үндсэн үрийг ажиллуул.

BSP-ийн нөөцийн ашиглалтын үр ашгийг үнэлэх удирдамж

Нөөцийн ашиглалтын хувь өндөр байх тусамtage, таны BSP-ийн статик хэсэгт талбайн ашиглалт илүү сайн байх болно. Нөөцийн ашиглалтын хувь өндөрtage нь цөмийн бүсэд илүү их нөөц боломжтой гэсэн үг юм.
Нөөцийн ашиглалтын хувийг тооцоолохын тулд доорх алхмуудыг дагана ууtagТаны BSP-ийн e:

1. Fitter тайлангийн Хуваалтын статистик хэсэгт байгаа top.fit.rpt эсвэл base.fit.rpt-аас FPGA дахь бүх нөөцийн утгыг авна уу.
2. “freeze_wrapper_inst|kernel_system_inst” (цөмийн бүс)-ийн утгыг хасна.

Зөвлөгөө:
Бусад нөөцийн утгуудаас илүү дасан зохицох логик модулийн (ALM) утгуудад анхаарлаа хандуулаарай. нөөцийн ашиглалтын хувийг хангахtagALM-д зориулсан e нь OpenCL лавлагааны BSP-тэй ойр байна. Маш өндөр хувьtagE for ALM нь түгжрэлд хүргэж болзошгүй бөгөөд энэ нь эмхэтгэх хугацааг нэмэгдүүлж, нарийн төвөгтэй цөмд чиглүүлэлтийн түгжрэлийг үүсгэж болзошгүй. Гэсэн хэдий ч та статик бүсийн талбайг үргэлж нэмэгдүүлж эсвэл багасгаж, эмхэтгэх хугацаа болон fmax-ийг ажиглаж болно.
Дараах хүснэгтэд 10 хувилбар дахь Arria ® 17.0 GX төхөөрөмжүүдийн OpenCL BSP нөөцийн ашиглалтыг тусгасан болно.

Хүснэгт 1.
10 хувилбар дахь IntelArria 17.0 GX төхөөрөмжүүдийн OpenCL BSP нөөцийн ашиглалт

	Нийт боломжтой	Цөмд зориулж нөөцөлсөн	BSP-д ашиглах боломжтой	BSP ашигладаг	0/0
ХӨТУ	427200	393800	33400	23818.	71.%
Бүртгэл	1708800	1575200	133600	38913	29.%
M2OK	2713	2534	179	134	75.%
DSP	1518	1518	0	0	Үгүй

Шалны төлөвлөлт нь статик бүсэд ямар ч DSP блок байхгүй байхаар хийгдсэн болохыг анхаарна уу.

Баримт бичгийн засварын түүх

Хүснэгт 2.
OpenCL самбарын дэмжлэгийн багцын шалны төлөвлөгөөг оновчтой болгох гарын авлагад зориулсан Intel FPGA SDK-ийн баримт бичгийн засварын түүх

Огноо	Хувилбар	Өөрчлөлтүүд
Наймдугаар сар-17		Анхны хувилбар.

Онлайн хувилбар
Санал хүсэлт илгээх
ID: 683312
АН-824
Хувилбар: 2017.08.08
AN 824: OpenCL™ самбарт зориулсан Intel® FPGA SDK
Дэмжлэгийн багцын шалны төлөвлөгөөг оновчтой болгох гарын авлага

Баримт бичиг / нөөц

OpenCL Зөвлөлийн дэмжлэгийн багцын шалны төлөвлөгөөнд зориулсан intel AN 824 FPGA SDK [pdf] Хэрэглэгчийн гарын авлага OpenCL самбарын дэмжлэгийн багцын шалны төлөвлөгөөнд зориулсан AN 824 FPGA SDK, AN 824, OpenCL самбарын дэмжлэгийн багцын шалны төлөвлөгөөнд зориулсан FPGA SDK, OpenCL самбарын дэмжлэгийн багцын шалны төлөвлөгөө, самбарын дэмжлэгийн багцын төлөвлөгөө, дэмжлэгийн багцын дэвсгэр төлөвлөгөө, багцын төлөвлөгөө, шалны төлөвлөгөө

Лавлагаа

• Хэрэглэгчийн гарын авлага