AN 824 FPGA SDK do Bhord OpenCL
Pacáiste Tacaíochta Floorplan
Treoir Úsáideora

 Intel® FPGA SDK le haghaidh Treoir Optamaithe Floorplan Pacáiste Tacaíochta Bord OpenCL ™
Soláthraíonn an Intel/® FPGA SDK do Phacáiste Tacaíochta Boird OpenCL™ (BSP) Floorplan Optimization Guide treoirlínte pleanála urláir do OpenCL) BSP. Tugann sé treoir freisin maidir le conas is féidir leat an bunsíol a fháil leis an meánmhinicíocht oibriúcháin uasta is fearr agus éifeachtúlacht úsáid acmhainní BSP a mheas.
Glacann an doiciméad seo leis go bhfuil cur amach agat ar choincheapa OpenCL(2) mar a thuairiscíonn Grúpa Khronos i Sonraíocht OpenCL leagan 1.0.

Sreabhadh Tiomsú BSP OpenCL
Tacaíonn OpenCL BSP leis na cineálacha sreafaí tiomsaithe seo a leanas:

• Tiomsú comhréidh [–bsp-flow flat]: Déanann sé tiomsú cothrom den dearadh iomlán (BSP mar aon le crua-earraí ginte eithne).
• Base compile [–bsp-flow base]: Déanann sé tiomsú bonn trí úsáid a bhaint as srianta LogicLock ó base.qsf file. Tá an sprioc clog eithne suaimhneach ionas go mbeidh níos mó saoirse ag crua-earraí an BSP uainiú a chomhlíonadh. Cruthaítear bunachar sonraí base.qar chun crua-earraí BSP a chaomhnú, arb é an réigiún statach é.
• Iompórtáil tiomsú [ ]: Athchóiríonn sé an réigiún statach dúnta ama ón mbunachar sonraí base.qar agus ní thiomsaíonn sé ach na crua-earraí a ghintear le heithne. Méadaíonn sé freisin an sprioc clog eithne chun an uasmhinicíocht oibriúcháin eithne (fmax) is fearr a fháil.

Partition Floorplan OpenCL BSP
Tá plean urláir OpenCL BSP roinnte go príomha sa dá réigiún seo a leanas:

• Réigiún statach: Léiríonn sé an réigiún a bhfuil crua-earraí a bhaineann leis an BSP aige agus a fhanann mar a chéile. Tá an t-am dúnta don réigiún seo le linn tiomsú an bhoinn. Go ginearálta, is é an sprioc na hacmhainní sliseanna a úsáideann an réigiún seo a íoslaghdú chun an t-am a dhúnadh.
• Réigiún eithne: Léiríonn sé an réigiún athchumraithe páirteach (PR) atá curtha in áirithe don mhodúl freeze_wrapper_inst|kernel_system_inst, ina bhfuil an t-eithne. Go ginearálta, is é an sprioc acmhainní sliseanna a chur in áirithe don réigiún seo a mhéid is féidir.

1. Tá an Intel FPGA SDK do OpenCL bunaithe ar Shonraíocht Khronos foilsithe, agus tá Próiseas Tástála Comhréireachta Khronos pas faighte aige. Is féidir an stádas comhlíonta reatha a fháil ag www.khronos.org/conformance.
2. Is trádmharcanna de chuid Apple Inc. iad OpenCL agus an lógó OpenCL agus úsáidtear iad le cead ón Khronos Group™.

Intel Corporation. Gach ceart ar cosaint. Is trádmharcanna de chuid Intel Corporation nó a fhochuideachtaí iad Intel, lógó Intel, agus marcanna Intel eile. Barántaíonn Intel feidhmíocht a tháirgí FPGA agus leathsheoltóra de réir sonraíochtaí reatha de réir bharántas caighdeánach Intel, ach coimeádann sé an ceart chun athruithe a dhéanamh ar aon táirgí agus seirbhísí ag am ar bith gan fógra. Ní ghlacann Intel aon fhreagracht nó dliteanas a eascraíonn as cur i bhfeidhm nó úsáid aon fhaisnéise, táirge nó seirbhíse a thuairiscítear anseo ach amháin mar a aontaítear go sainráite i scríbhinn ag Intel. Moltar do chustaiméirí Intel an leagan is déanaí de shonraíochtaí feiste a fháil sula dtéann siad ag brath ar aon fhaisnéis foilsithe agus sula ndéanann siad orduithe le haghaidh táirgí nó seirbhísí.
*Féadtar ainmneacha agus brandaí eile a éileamh mar shealúchas daoine eile.

Treoirlínte maidir le Pleanáil Urláir BSP OpenCL

• Tosaigh le tiomsú comhréidh chun tuiscint a fháil ar an áit a gcuirtear príomhchodanna uile an BSP go nádúrtha (go háirithe na bloic IP le naisc I/O mar PCIe nó DDR). Agus an BSP á dhearadh, b'fhéidir go mbeadh ort smaoineamh ar phíblíne stagidir na IPanna chun an t-am a dhúnadh. Ba chóir duit scuabadh síolta a thiomsú go cothrom a reáchtáil ar dtús chun na cosáin athfhillteacha a theipeann orthu a aithint, agus ansin iarracht a dhéanamh iad a dheisiú.
  Leid: — Beidh seans níos airde ag ráta dúnta maith ama thar scuabadh síolta tiomsaithe comhréidh go ndúnfar uainiú tiomsaithe an bhoinn.
  — Má thugann tú faoi deara teipeanna comhsheasmhacha in mm_interconnect* (comhpháirt curtha leis ag Qsys), ansin oscail an Córas le Qsys Interconnect viewagus aird a thabhairt ar chastacht an idirnaisc atá ag teip. Is féidir leat flipflops píblíne a chur sa viewchun uainiú a fheabhsú. Mura bhfuil tú in ann dul i ngleic leis an tsaincheist go fóill, seans go mbeidh ort cosán criticiúil mm_interconnect* a bhriseadh síos trí dhroichid phíblíne Avalon a chur leis.
• Le linn tiomsú an bhoinn, cuir tús le LogicLock ar réigiún eithne ina bhfuil freeze_wrapper_inst|kernel_system_inst. Gan aon srianta eile, is féidir le Intel Quartus Prime na crua-earraí BSP a chur faoi shaoirse sa réigiún statach atá fágtha den sliseanna. Bain úsáid as an tiomsú árasán agus an pleanálaí sliseanna chun méid agus suíomh na crua-earraí BSP a aithint, mar PCIe agus DDR. Ansin, cuir an réigiún eithne in áirithe trí LogicLock a úsáid agus príomhréimsí cnuasaithe crua-earraí an BSP á sheachaint.
  Leid: Má tá an teaghlach sliseanna a úsáidtear mar an gcéanna leis an ardán tagartha agus má tá na comhpháirteanna BSP cosúil, d'fhéadfadh go mbeadh sé níos tapúla tosú leis na réigiúin LogicLock le haghaidh freeze_wrapper_inst|kernel_system_inst a sheoltar leis an BSP tagartha OpenCL agus oibriú trí na teipeanna.
• D’fhéadfá na comhpháirteanna breise seo a leanas a chur le do BSP:
  — Bainc chuimhne: Má chuireann tú tuilleadh banc cuimhne leis, ba cheart duit suíomh an bhainc I/O a shainaithint toisc go bhféadfadh go mbeadh ort droichid píblíne a chur leis chun an t-am a chomhlíonadh.
  — Cainéil I/O: Is féidir leat cainéil I/O amhail físeáin, Ethernet, nó comhéadan sraitheach a chur leis. Má chuireann tú cainéil I/O leis, ba cheart duit suíomh an bhainc I/O a shainaithint mar b’fhéidir go mbeadh ort réigiúin LogicLock nua a chur i bhfeidhm don phíblíne má tá an t-am deiridh deacair.
  Leid: Más gá duit droichid píblíne a chur leis (le haghaidh example, de bharr moilleanna ródaithe móra is cúis le teipeanna ama), ansin breithnigh an t-achar ródaithe ón bhfoinse go dtí an loighic ceann scríbe sa sliseanna agus scaoil roinnt spáis atá in áirithe don réigiún eithne.
• Lean na treoirlínte ginearálta seo agus réigiúin LogicLock á n-áirithint don eithne:
  — Déan iarracht gach colún DSP a chur sa kernel_system mura n-éilíonn an BSP é.
  — Déan iarracht níos mó acmhainní a chur in áirithe don kernel_system.
  — Déan iarracht líon na n-ealaí sa réigiún eithne a choinneáil chomh híseal agus is féidir.
  Léiríonn an figiúr seo a leanas barr a cuireadh leis chun droichead píblíne a chur idir PCIe agus banc DDR.

Fíor 1. OpenCL BSP Floorplan do Intel Arria® 10 GX sa Scaoileadh 17.0

Treoirlínte maidir le Minicíocht Oibriúcháin Uasta
Braitheann an t-uasmhinicíocht oibriúcháin (fmax) a bhaintear amach ag eithne go mór ar luas FPGA toisc gur cheart an chuid is mó de na IPanna a uasmhéadú cheana féin . Mar sin féin, d'fhéadfadh go mbeadh roinnt fmax caillte ag brath ar an bplean urláir BSP. Le haghaidh example, de ghnáth bíonn tionchar ag líon na gearrtha amach i réigiún eithne BSP ar an eithne fmax.
Mar a léirítear san fhigiúr seo a leanas, chun an bunsíol is fearr a fháil a thugann an meánfmax is fearr:

1. Déan scuabadh síolta ar an tiomsú bonn in ionad an chéad síol bonn a roghnú a chomhlíonann an t-am.
2. Déan tiomsú iompórtála (trí úsáid a bhaint as roinnt eithne ón seanample dearaí) ar na síolta bonn a rith.
3. Ríomh an meánfmax do gach bunsíolta.
4. Roghnaigh an bunsíol a thugann an meánfmax is airde.
   Is iarrthóir maith é an bunsíol leis an meánfmax is fearr lena scaoileadh le BSP. Má shocraíonn tú cur chuige difriúil ná na céimeanna molta a leanúint, b’fhéidir go bhfeicfidh tú éagsúlacht 5-10% i fmax an phróisis tiomsaithe allmhairithe eithne.

Fíor 2. An Síol Bonn is Fearr a Aithint

• Chun a thuiscint cé chomh tapa agus is féidir leis an eithne rith gan srianta plean urláir:
  1. Déan tiomsú cothrom den eithne agus breathnaigh an fmax.
  2. Déan tiomsú allmhairithe ar an eithne céanna agus breathnaigh an fmax.
  3. Déan comparáid idir torthaí fmax.
  De bharr srianta an phlean urláir, bíonn fmax tiomsaithe allmhairithe i gcónaí níos ísle ná fmax tiomsaithe comhréidh. Chun torann síolta a sheachaint, tiomsaigh an t-eithne le níos mó síolta bonn agus breithnigh fmax meán agus tú ag comparáid idir torthaí fmax.
• Ná déan comparáid idir eithne fmax ó thiomsú bonn le hárasán nó tiomsú allmhairithe. Déantar spriocanna clog eithne a mhaolú le linn tiomsú an bhoinn agus mar sin, ní bhfaighidh tú torthaí maithe choíche.
• Breathnaigh ar chonair chriticiúil an chlog eithne sa bhunáit nó sa tiomsú iompórtála. Má tá an cosán ríthábhachtach ag trasnú ón eithne go dtí an réigiún statach sa phlean urláir, athraigh an plean urláir nó rith cúpla bunshíolta eile chun an cosán ríthábhachtach seo a sheachaint.

Treoirlínte maidir le hÉifeachtúlacht Úsáid Acmhainní an BSP a Mheas

Dá airde an céatadán úsáide acmhainnetage, is amhlaidh is fearr an úsáid limistéir i limistéar statach do BSP. Céatadán ard úsáide acmhainnítagTugann e le tuiscint freisin go bhfuil níos mó acmhainní ar fáil don réigiún eithne.
Lean na céimeanna thíos chun an céatadán úsáide acmhainne a ríomhtage de do BSP:

1. Faigh luachanna le haghaidh na n-acmhainní go léir sa FPGA ón top.fit.rpt nó base.fit.rpt atá ar fáil faoin gcuid Staidreamh Deighiltí den tuarascáil Feisteoir.
2. Asbhain an luach do “freeze_wrapper_inst|kernel_system_inst” (réigiún eithne).

Leid:
Dírigh níos mó ar luachanna an mhodúil loighic oiriúnaithe (ALM) ná ar luachanna acmhainní eile. A chinntiú go bhfuil an percen úsáid acmhainnítagTá e le haghaidh ALM níos gaire don BSP tagartha OpenCL. Céatadán an-ardtagd’fhéadfadh brú tráchta a bheith mar thoradh ar e le haghaidh ALM, rud a d’fhéadfadh cur leis an am tiomsaithe agus brú tráchta a thabhairt isteach in eithne casta. Mar sin féin, is féidir leat limistéar an réigiúin statach a mhéadú nó a laghdú i gcónaí, agus an t-am tiomsaithe agus fmax a urramú.
Léiríonn an tábla seo a leanas úsáid acmhainne OpenCL BSP as feistí Arria ® 10 GX san eisiúint 17.0.

Tábla 1 .
Úsáid Acmhainne OpenCL BSP ar fheistí IntelArria 10 GX sa Scaoileadh 17.0

	Iomlán ar Fáil	Curtha in áirithe le haghaidh Eithne	Ar fáil le haghaidh BSP	Úsáidte ag BSP	0/0
ALM	427200	393800	33400	23818.	71. %
Cláir	1708800	1575200	133600	38913	29. %
M2 OK	2713	2534	179	134	75. %
DSP	1518	1518	0	0	N/B

Tabhair faoi deara go gcuirtear an pleanáil urláir i gcrích sa chaoi is nach mbeidh aon bhloc DSP ag an réigiún statach.

Stair Athbhreithnithe Doiciméid

Tábla 2 .
Stair Athbhreithnithe Doiciméid an Intel FPGA SDK le haghaidh Pacáiste Tacaíochta Bord OpenCL Treoir Optamaithe Floorplan

Dáta	Leagan	Athruithe
Lúnasa-17		Eisiúint tosaigh.

Leagan ar líne
Seol Aiseolas
ID: 683312
AN-824
Leagan: 2017.08.08
AN 824: Intel® FPGA SDK do Bhord OpenCL™
Pacáiste Tacaíochta Treoir um Optimization Floorplan

Doiciméid / Acmhainní

intel AN 824 FPGA SDK le haghaidh Floorplan Pacáiste Tacaíochta Bord OpenCL [pdfTreoir Úsáideora AN 824 FPGA SDK le haghaidh Floorplan Pacáiste Tacaíochta Bord OpenCL, AN 824, FPGA SDK le haghaidh Floorplan Pacáiste Tacaíochta Bord OpenCL, Floorplan Pacáiste Tacaíochta Bord OpenCL, Floorplan Pacáiste Tacaíochta an Bhoird, Floorplan Pacáiste Tacaíochta, Floorplan Pacáiste Tacaíochta

Tagairtí

• Lámhleabhar Úsáideora