OpenCL ಬೋರ್ಡ್‌ಗಾಗಿ AN 824 FPGA SDK
ಬೆಂಬಲ ಪ್ಯಾಕೇಜ್ ಮಹಡಿ ಯೋಜನೆ
ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

 Intel® FPGA SDK ಗಾಗಿ OpenCL ™ ಬೋರ್ಡ್ ಬೆಂಬಲ ಪ್ಯಾಕೇಜ್ ಫ್ಲೋರ್‌ಪ್ಲಾನ್ ಆಪ್ಟಿಮೈಸೇಶನ್ ಗೈಡ್
OpenCL™ ಬೋರ್ಡ್ ಬೆಂಬಲ ಪ್ಯಾಕೇಜ್ (BSP) ಗಾಗಿ Intel/® FPGA SDK ಫ್ಲೋರ್‌ಪ್ಲಾನ್ ಆಪ್ಟಿಮೈಸೇಶನ್ ಗೈಡ್ OpenCL) BSP ಗಾಗಿ ಫ್ಲೋರ್‌ಪ್ಲಾನಿಂಗ್ ಮಾರ್ಗಸೂಚಿಗಳನ್ನು ಒದಗಿಸುತ್ತದೆ. ಉತ್ತಮ ಸರಾಸರಿ ಗರಿಷ್ಠ ಕಾರ್ಯಾಚರಣೆ ಆವರ್ತನದೊಂದಿಗೆ ನೀವು ಮೂಲ ಬೀಜವನ್ನು ಹೇಗೆ ಪಡೆದುಕೊಳ್ಳಬಹುದು ಮತ್ತು BSP ಸಂಪನ್ಮೂಲ ಬಳಕೆಯ ದಕ್ಷತೆಯನ್ನು ಮೌಲ್ಯಮಾಪನ ಮಾಡುವುದು ಹೇಗೆ ಎಂಬುದರ ಕುರಿತು ಇದು ಮಾರ್ಗದರ್ಶನ ನೀಡುತ್ತದೆ.
ಕ್ರೋನೋಸ್ ಗ್ರೂಪ್‌ನಿಂದ OpenCL ಸ್ಪೆಸಿಫಿಕೇಶನ್ ಆವೃತ್ತಿ 2 ರಲ್ಲಿ ವಿವರಿಸಿದಂತೆ ನೀವು OpenCL(1.0) ಪರಿಕಲ್ಪನೆಗಳೊಂದಿಗೆ ಪರಿಚಿತರಾಗಿರುವಿರಿ ಎಂದು ಈ ಡಾಕ್ಯುಮೆಂಟ್ ಊಹಿಸುತ್ತದೆ.

OpenCL BSP ಸಂಕಲನ ಹರಿವು
OpenCL BSP ಕೆಳಗಿನ ರೀತಿಯ ಕಂಪೈಲ್ ಫ್ಲೋಗಳನ್ನು ಬೆಂಬಲಿಸುತ್ತದೆ:

• ಫ್ಲಾಟ್ ಕಂಪೈಲ್ [–bsp-flow flat]: ಸಂಪೂರ್ಣ ವಿನ್ಯಾಸದ ಸಮತಟ್ಟಾದ ಸಂಕಲನವನ್ನು ನಿರ್ವಹಿಸುತ್ತದೆ (BSP ಜೊತೆಗೆ ಕರ್ನಲ್ ರಚಿತವಾದ ಹಾರ್ಡ್‌ವೇರ್).
• ಬೇಸ್ ಕಂಪೈಲ್ [–bsp-flow ಬೇಸ್]: Base.qsf ನಿಂದ LogicLock ನಿರ್ಬಂಧಗಳನ್ನು ಬಳಸಿಕೊಂಡು ಮೂಲ ಸಂಕಲನವನ್ನು ನಿರ್ವಹಿಸುತ್ತದೆ file. ಕರ್ನಲ್ ಗಡಿಯಾರದ ಗುರಿಯನ್ನು ಸಡಿಲಿಸಲಾಗಿದೆ ಆದ್ದರಿಂದ BSP ಯಂತ್ರಾಂಶವು ಸಮಯವನ್ನು ಪೂರೈಸಲು ಹೆಚ್ಚಿನ ಸ್ವಾತಂತ್ರ್ಯವನ್ನು ಹೊಂದಿದೆ. BSP ಯಂತ್ರಾಂಶವನ್ನು ಸಂರಕ್ಷಿಸಲು base.qar ಡೇಟಾಬೇಸ್ ಅನ್ನು ರಚಿಸಲಾಗಿದೆ, ಇದು ಸ್ಥಿರ ಪ್ರದೇಶವಾಗಿದೆ.
• ಆಮದು ಕಂಪೈಲ್ [ ]: base.qar ಡೇಟಾಬೇಸ್‌ನಿಂದ ಟೈಮಿಂಗ್ ಮುಚ್ಚಿದ ಸ್ಥಿರ ಪ್ರದೇಶವನ್ನು ಮರುಸ್ಥಾಪಿಸುತ್ತದೆ ಮತ್ತು ಕರ್ನಲ್ ರಚಿಸಿದ ಹಾರ್ಡ್‌ವೇರ್ ಅನ್ನು ಮಾತ್ರ ಕಂಪೈಲ್ ಮಾಡುತ್ತದೆ. ಇದು ಅತ್ಯುತ್ತಮ ಕರ್ನಲ್ ಗರಿಷ್ಠ ಆಪರೇಟಿಂಗ್ ಫ್ರೀಕ್ವೆನ್ಸಿ (fmax) ಪಡೆಯಲು ಕರ್ನಲ್ ಗಡಿಯಾರದ ಗುರಿಯನ್ನು ಹೆಚ್ಚಿಸುತ್ತದೆ.

ಓಪನ್ ಸಿಎಲ್ ಬಿಎಸ್ಪಿ ಫ್ಲೋರ್‌ಪ್ಲಾನ್ ವಿಭಜನೆ
ಓಪನ್‌ಸಿಎಲ್ ಬಿಎಸ್‌ಪಿ ಫ್ಲೋರ್‌ಪ್ಲಾನ್ ಅನ್ನು ಮುಖ್ಯವಾಗಿ ಈ ಕೆಳಗಿನ ಎರಡು ಪ್ರದೇಶಗಳಾಗಿ ವಿಂಗಡಿಸಲಾಗಿದೆ:

• ಸ್ಥಿರ ಪ್ರದೇಶ: ಸ್ಥಿರವಾಗಿ ಉಳಿಯುವ BSP ಸಂಬಂಧಿತ ಹಾರ್ಡ್‌ವೇರ್ ಹೊಂದಿರುವ ಪ್ರದೇಶವನ್ನು ಪ್ರತಿನಿಧಿಸುತ್ತದೆ. ಮೂಲ ಸಂಕಲನದ ಸಮಯದಲ್ಲಿ ಈ ಪ್ರದೇಶಕ್ಕೆ ಸಮಯವನ್ನು ಮುಚ್ಚಲಾಗಿದೆ. ಸಾಮಾನ್ಯವಾಗಿ, ಸಮಯವನ್ನು ಮುಚ್ಚಲು ಈ ಪ್ರದೇಶವು ಬಳಸುವ ಚಿಪ್ ಸಂಪನ್ಮೂಲಗಳನ್ನು ಕಡಿಮೆ ಮಾಡುವುದು ಗುರಿಯಾಗಿದೆ.
• ಕರ್ನಲ್ ಪ್ರದೇಶ: ಕರ್ನಲ್ ಅನ್ನು ಒಳಗೊಂಡಿರುವ freeze_wrapper_inst|kernel_system_inst ಮಾಡ್ಯೂಲ್‌ಗಾಗಿ ಕಾಯ್ದಿರಿಸಿದ ಭಾಗಶಃ ಮರುಸಂರಚನೆ (PR) ಪ್ರದೇಶವನ್ನು ಪ್ರತಿನಿಧಿಸುತ್ತದೆ. ಸಾಮಾನ್ಯವಾಗಿ, ಈ ಪ್ರದೇಶಕ್ಕೆ ಚಿಪ್ ಸಂಪನ್ಮೂಲಗಳನ್ನು ಗರಿಷ್ಠ ಪ್ರಮಾಣದಲ್ಲಿ ಕಾಯ್ದಿರಿಸುವುದು ಗುರಿಯಾಗಿದೆ.

1. OpenCL ಗಾಗಿ Intel FPGA SDK ಪ್ರಕಟಿತ ಖ್ರೋನೋಸ್ ಸ್ಪೆಸಿಫಿಕೇಶನ್ ಅನ್ನು ಆಧರಿಸಿದೆ ಮತ್ತು ಕ್ರೋನೋಸ್ ಕನ್ಫಾರ್ಮೆನ್ಸ್ ಟೆಸ್ಟಿಂಗ್ ಪ್ರಕ್ರಿಯೆಯನ್ನು ಅಂಗೀಕರಿಸಿದೆ. ಪ್ರಸ್ತುತ ಅನುಸರಣೆ ಸ್ಥಿತಿಯನ್ನು ಇಲ್ಲಿ ಕಾಣಬಹುದು www.khronos.org/conformance.
2. OpenCL ಮತ್ತು OpenCL ಲೋಗೋ Apple Inc. ನ ಟ್ರೇಡ್‌ಮಾರ್ಕ್‌ಗಳಾಗಿವೆ ಮತ್ತು Khronos Group™ ಅನುಮತಿಯಿಂದ ಬಳಸಲಾಗಿದೆ.

ಇಂಟೆಲ್ ಕಾರ್ಪೊರೇಷನ್. ಎಲ್ಲಾ ಹಕ್ಕುಗಳನ್ನು ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ. ಇಂಟೆಲ್, ಇಂಟೆಲ್ ಲೋಗೋ ಮತ್ತು ಇತರ ಇಂಟೆಲ್ ಗುರುತುಗಳು ಇಂಟೆಲ್ ಕಾರ್ಪೊರೇಷನ್ ಅಥವಾ ಅದರ ಅಂಗಸಂಸ್ಥೆಗಳ ಟ್ರೇಡ್‌ಮಾರ್ಕ್‌ಗಳಾಗಿವೆ. ಇಂಟೆಲ್ ತನ್ನ ಎಫ್‌ಪಿಜಿಎ ಮತ್ತು ಸೆಮಿಕಂಡಕ್ಟರ್ ಉತ್ಪನ್ನಗಳ ಕಾರ್ಯಕ್ಷಮತೆಯನ್ನು ಇಂಟೆಲ್‌ನ ಸ್ಟ್ಯಾಂಡರ್ಡ್ ವಾರಂಟಿಗೆ ಅನುಗುಣವಾಗಿ ಪ್ರಸ್ತುತ ವಿಶೇಷಣಗಳಿಗೆ ಖಾತರಿಪಡಿಸುತ್ತದೆ, ಆದರೆ ಯಾವುದೇ ಸೂಚನೆಯಿಲ್ಲದೆ ಯಾವುದೇ ಉತ್ಪನ್ನಗಳು ಮತ್ತು ಸೇವೆಗಳಿಗೆ ಬದಲಾವಣೆಗಳನ್ನು ಮಾಡುವ ಹಕ್ಕನ್ನು ಕಾಯ್ದಿರಿಸಿದೆ. ಇಂಟೆಲ್ ಲಿಖಿತವಾಗಿ ಒಪ್ಪಿಕೊಂಡಿರುವುದನ್ನು ಹೊರತುಪಡಿಸಿ ಇಲ್ಲಿ ವಿವರಿಸಿದ ಯಾವುದೇ ಮಾಹಿತಿ, ಉತ್ಪನ್ನ ಅಥವಾ ಸೇವೆಯ ಅಪ್ಲಿಕೇಶನ್ ಅಥವಾ ಬಳಕೆಯಿಂದ ಉಂಟಾಗುವ ಯಾವುದೇ ಜವಾಬ್ದಾರಿ ಅಥವಾ ಹೊಣೆಗಾರಿಕೆಯನ್ನು Intel ಊಹಿಸುವುದಿಲ್ಲ. ಇಂಟೆಲ್ ಗ್ರಾಹಕರು ಯಾವುದೇ ಪ್ರಕಟಿತ ಮಾಹಿತಿಯನ್ನು ಅವಲಂಬಿಸುವ ಮೊದಲು ಮತ್ತು ಉತ್ಪನ್ನಗಳು ಅಥವಾ ಸೇವೆಗಳಿಗೆ ಆರ್ಡರ್ ಮಾಡುವ ಮೊದಲು ಸಾಧನದ ವಿಶೇಷಣಗಳ ಇತ್ತೀಚಿನ ಆವೃತ್ತಿಯನ್ನು ಪಡೆದುಕೊಳ್ಳಲು ಸಲಹೆ ನೀಡಲಾಗುತ್ತದೆ.
*ಇತರ ಹೆಸರುಗಳು ಮತ್ತು ಬ್ರ್ಯಾಂಡ್‌ಗಳನ್ನು ಇತರರ ಆಸ್ತಿ ಎಂದು ಕ್ಲೈಮ್ ಮಾಡಬಹುದು.

OpenCL BSP ಮಹಡಿ ಯೋಜನೆಗಾಗಿ ಮಾರ್ಗಸೂಚಿಗಳು

• BSP ಯ ಎಲ್ಲಾ ಮುಖ್ಯ ಘಟಕಗಳನ್ನು ನೈಸರ್ಗಿಕವಾಗಿ ಎಲ್ಲಿ ಇರಿಸಲಾಗುತ್ತದೆ ಎಂಬುದನ್ನು ಅರ್ಥಮಾಡಿಕೊಳ್ಳಲು ಫ್ಲಾಟ್ ಸಂಕಲನದೊಂದಿಗೆ ಪ್ರಾರಂಭಿಸಿ (ವಿಶೇಷವಾಗಿ PCIe ಅಥವಾ DDR ನಂತಹ I/O ಸಂಪರ್ಕಗಳೊಂದಿಗೆ IP ಬ್ಲಾಕ್‌ಗಳು). BSP ಅನ್ನು ವಿನ್ಯಾಸಗೊಳಿಸುವಾಗ, ನೀವು ಪೈಪ್ಲೈನ್ಗಳನ್ನು ಸ್ಥಾಪಿಸುವುದನ್ನು ಪರಿಗಣಿಸಬೇಕಾಗಬಹುದುtagಸಮಯ ಮುಚ್ಚಲು IPಗಳ ನಡುವೆ ಇದೆ. ಮರುಕಳಿಸುವ ವಿಫಲ ಮಾರ್ಗಗಳನ್ನು ಗುರುತಿಸಲು ನೀವು ಮೊದಲು ಫ್ಲಾಟ್ ಕಂಪೈಲ್ ಸೀಡ್ ಸ್ವೀಪ್ ಅನ್ನು ಚಲಾಯಿಸಬೇಕು ಮತ್ತು ನಂತರ ಅವುಗಳನ್ನು ಸರಿಪಡಿಸಲು ಪ್ರಯತ್ನಿಸಬೇಕು.
  ಸಲಹೆ: - ಫ್ಲಾಟ್ ಕಂಪೈಲ್ ಸೀಡ್ ಸ್ವೀಪ್‌ಗಳ ಮೇಲೆ ಉತ್ತಮ ಟೈಮಿಂಗ್ ಕ್ಲೋಸರ್ ದರವು ಬೇಸ್ ಕಂಪೈಲ್ ಟೈಮಿಂಗ್ ಅನ್ನು ಮುಚ್ಚುವ ಹೆಚ್ಚಿನ ಅವಕಾಶಗಳನ್ನು ಹೊಂದಿರುತ್ತದೆ.
  — ನೀವು mm_interconnect* ನಲ್ಲಿ ಸ್ಥಿರವಾದ ವೈಫಲ್ಯಗಳನ್ನು ಗಮನಿಸಿದರೆ (Qsys ನಿಂದ ಸೇರಿಸಲಾದ ಘಟಕ), ನಂತರ Qsys ಇಂಟರ್‌ಕನೆಕ್ಟ್‌ನೊಂದಿಗೆ ಸಿಸ್ಟಮ್ ಅನ್ನು ತೆರೆಯಿರಿ viewer ಮತ್ತು ವಿಫಲವಾದ ಅಂತರ್ಸಂಪರ್ಕದ ಸಂಕೀರ್ಣತೆಯನ್ನು ಗಮನಿಸಿ. ನೀವು ಪೈಪ್‌ಲೈನ್ ಫ್ಲಿಪ್‌ಫ್ಲಾಪ್‌ಗಳನ್ನು ಸೇರಿಸಬಹುದು viewಸಮಯವನ್ನು ಸುಧಾರಿಸಲು. ನೀವು ಇನ್ನೂ ಸಮಸ್ಯೆಯನ್ನು ಪರಿಹರಿಸಲು ಸಾಧ್ಯವಾಗದಿದ್ದರೆ, ನೀವು Avalon ಪೈಪ್‌ಲೈನ್ ಸೇತುವೆಗಳನ್ನು ಸೇರಿಸುವ ಮೂಲಕ mm_interconnect* ನಿರ್ಣಾಯಕ ಮಾರ್ಗವನ್ನು ಒಡೆಯಬೇಕಾಗಬಹುದು.
• ಮೂಲ ಸಂಕಲನದ ಸಮಯದಲ್ಲಿ, freeze_wrapper_inst|kernel_system_inst ಅನ್ನು ಒಳಗೊಂಡಿರುವ ಕರ್ನಲ್ ಪ್ರದೇಶದಲ್ಲಿ LogicLock ನೊಂದಿಗೆ ಪ್ರಾರಂಭಿಸಿ. ಯಾವುದೇ ಇತರ ನಿರ್ಬಂಧಗಳಿಲ್ಲದೆ, ಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್ ಪ್ರೈಮ್ ಬಿಎಸ್‌ಪಿ ಯಂತ್ರಾಂಶವನ್ನು ಚಿಪ್‌ನ ಉಳಿದ ಸ್ಥಿರ ಪ್ರದೇಶದಲ್ಲಿ ಮುಕ್ತವಾಗಿ ಇರಿಸಬಹುದು. PCIe ಮತ್ತು DDR ನಂತಹ BSP ಯಂತ್ರಾಂಶದ ಗಾತ್ರ ಮತ್ತು ಸ್ಥಳವನ್ನು ಗುರುತಿಸಲು ಫ್ಲಾಟ್ ಕಂಪೈಲ್ ಮತ್ತು ಚಿಪ್ ಪ್ಲಾನರ್ ಅನ್ನು ಬಳಸಿ. ನಂತರ, BSP ಹಾರ್ಡ್‌ವೇರ್‌ನ ಮುಖ್ಯ ಕ್ಲಸ್ಟರ್ ಪ್ರದೇಶಗಳನ್ನು ತಪ್ಪಿಸುವಾಗ LogicLock ಅನ್ನು ಬಳಸಿಕೊಂಡು ಕರ್ನಲ್ ಪ್ರದೇಶವನ್ನು ಕಾಯ್ದಿರಿಸಿ.
  ಸಲಹೆ: ಬಳಸಿದ ಚಿಪ್ ಫ್ಯಾಮಿಲಿಯು ರೆಫರೆನ್ಸ್ ಪ್ಲಾಟ್‌ಫಾರ್ಮ್‌ನಂತೆಯೇ ಇದ್ದರೆ ಮತ್ತು BSP ಘಟಕಗಳು ಒಂದೇ ರೀತಿಯಾಗಿದ್ದರೆ, OpenCL ಉಲ್ಲೇಖ BSP ನೊಂದಿಗೆ ರವಾನಿಸಲಾದ freeze_wrapper_inst|kernel_system_inst ಗಾಗಿ LogicLock ಪ್ರದೇಶಗಳೊಂದಿಗೆ ಪ್ರಾರಂಭಿಸುವುದು ಮತ್ತು ವೈಫಲ್ಯಗಳ ಮೂಲಕ ಕೆಲಸ ಮಾಡುವುದು ವೇಗವಾಗಿರುತ್ತದೆ.
• ನಿಮ್ಮ BSP ಗೆ ನೀವು ಈ ಕೆಳಗಿನ ಹೆಚ್ಚುವರಿ ಅಂಶಗಳನ್ನು ಸೇರಿಸಬಹುದು:
  - ಮೆಮೊರಿ ಬ್ಯಾಂಕ್‌ಗಳು: ನೀವು ಹೆಚ್ಚಿನ ಮೆಮೊರಿ ಬ್ಯಾಂಕ್‌ಗಳನ್ನು ಸೇರಿಸಿದರೆ, ನೀವು I/O ಬ್ಯಾಂಕ್ ಸ್ಥಳವನ್ನು ಗುರುತಿಸಬೇಕು ಏಕೆಂದರೆ ನೀವು ಸಮಯವನ್ನು ಪೂರೈಸಲು ಪೈಪ್‌ಲೈನ್ ಸೇತುವೆಗಳನ್ನು ಸೇರಿಸಬೇಕಾಗಬಹುದು.
  — I/O ಚಾನಲ್‌ಗಳು: ನೀವು ವೀಡಿಯೊ, ಈಥರ್ನೆಟ್ ಅಥವಾ ಸೀರಿಯಲ್ ಇಂಟರ್‌ಫೇಸ್‌ನಂತಹ I/O ಚಾನಲ್‌ಗಳನ್ನು ಸೇರಿಸಬಹುದು. ನೀವು I/O ಚಾನಲ್‌ಗಳನ್ನು ಸೇರಿಸಿದರೆ, ನೀವು I/O ಬ್ಯಾಂಕ್ ಸ್ಥಳವನ್ನು ಗುರುತಿಸಬೇಕು ಏಕೆಂದರೆ ನೀವು ಮುಚ್ಚುವ ಸಮಯ ಕಷ್ಟವಾಗಿದ್ದರೆ ಪೈಪ್‌ಲೈನ್‌ಗಾಗಿ ಹೊಸ LogicLock ಪ್ರದೇಶಗಳನ್ನು ಅನ್ವಯಿಸಬೇಕಾಗಬಹುದು.
  ಸಲಹೆ: ನೀವು ಪೈಪ್‌ಲೈನ್ ಸೇತುವೆಗಳನ್ನು ಸೇರಿಸಬೇಕಾದರೆ (ಉದಾample, ದೊಡ್ಡ ರೂಟಿಂಗ್ ವಿಳಂಬದಿಂದಾಗಿ ಸಮಯದ ವೈಫಲ್ಯಗಳನ್ನು ಉಂಟುಮಾಡುತ್ತದೆ), ನಂತರ ಚಿಪ್‌ನಲ್ಲಿ ಮೂಲದಿಂದ ಗಮ್ಯಸ್ಥಾನದ ತರ್ಕಕ್ಕೆ ರೂಟಿಂಗ್ ದೂರವನ್ನು ಪರಿಗಣಿಸಿ ಮತ್ತು ಕರ್ನಲ್ ಪ್ರದೇಶಕ್ಕಾಗಿ ಕಾಯ್ದಿರಿಸಿದ ಸ್ವಲ್ಪ ಜಾಗವನ್ನು ಬಿಡುಗಡೆ ಮಾಡಿ.
• ಕರ್ನಲ್‌ಗಾಗಿ LogicLock ಪ್ರದೇಶಗಳನ್ನು ಕಾಯ್ದಿರಿಸುವಾಗ ಈ ಸಾಮಾನ್ಯ ಮಾರ್ಗಸೂಚಿಗಳನ್ನು ಅನುಸರಿಸಿ:
  — BSP ಯಿಂದ ಅಗತ್ಯವಿಲ್ಲದಿದ್ದರೆ ಎಲ್ಲಾ DSP ಕಾಲಮ್‌ಗಳನ್ನು kernel_system ನಲ್ಲಿ ಇರಿಸಲು ಪ್ರಯತ್ನಿಸಿ.
  — kernel_system ಗಾಗಿ ಹೆಚ್ಚಿನ ಸಂಪನ್ಮೂಲಗಳನ್ನು ಕಾಯ್ದಿರಿಸುವ ಪ್ರಯತ್ನ.
  - ಕರ್ನಲ್ ಪ್ರದೇಶದಲ್ಲಿನ ನೋಚ್‌ಗಳ ಸಂಖ್ಯೆಯನ್ನು ಕನಿಷ್ಠವಾಗಿರಿಸಲು ಪ್ರಯತ್ನಿಸಿ.
  ಕೆಳಗಿನ ಚಿತ್ರವು PCIe ಮತ್ತು DDR ಬ್ಯಾಂಕ್ ನಡುವೆ ಪೈಪ್‌ಲೈನ್ ಸೇತುವೆಯನ್ನು ಇರಿಸಲು ಸೇರಿಸಲಾದ ಒಂದು ಹಂತವನ್ನು ವಿವರಿಸುತ್ತದೆ.

ಚಿತ್ರ 1. 10 ಬಿಡುಗಡೆಯಲ್ಲಿ Intel Arria® 17.0 GX ಗಾಗಿ OpenCL BSP ಫ್ಲೋರ್‌ಪ್ಲಾನ್

ಗರಿಷ್ಠ ಆಪರೇಟಿಂಗ್ ಫ್ರೀಕ್ವೆನ್ಸಿಗಾಗಿ ಮಾರ್ಗಸೂಚಿಗಳು
ಕರ್ನಲ್‌ಗಳಿಂದ ಸಾಧಿಸಲಾದ ಗರಿಷ್ಠ ಆಪರೇಟಿಂಗ್ ಫ್ರೀಕ್ವೆನ್ಸಿ (ಎಫ್‌ಮ್ಯಾಕ್ಸ್) ಹೆಚ್ಚಾಗಿ ಎಫ್‌ಪಿಜಿಎ ವೇಗವನ್ನು ಅವಲಂಬಿಸಿರುತ್ತದೆ ಏಕೆಂದರೆ ಹೆಚ್ಚಿನ ಐಪಿಗಳನ್ನು ಈಗಾಗಲೇ ಆಪ್ಟಿಮೈಸ್ ಮಾಡಲಾಗಿದೆ. ಆದಾಗ್ಯೂ, ಬಿಎಸ್ಪಿ ಫ್ಲೋರ್‌ಪ್ಲಾನ್ ಅನ್ನು ಅವಲಂಬಿಸಿ ಕೆಲವು ಎಫ್‌ಮ್ಯಾಕ್ಸ್ ನಷ್ಟಗಳು ಇರಬಹುದು. ಉದಾಹರಣೆಗೆample, ಸಾಮಾನ್ಯವಾಗಿ BSP ಯ ಕರ್ನಲ್ ಪ್ರದೇಶದಲ್ಲಿನ ಕಟ್-ಔಟ್‌ಗಳ ಸಂಖ್ಯೆಯು ಕರ್ನಲ್ fmax ಮೇಲೆ ಪರಿಣಾಮ ಬೀರುತ್ತದೆ.
ಕೆಳಗಿನ ಚಿತ್ರದಲ್ಲಿ ವಿವರಿಸಿದಂತೆ, ಉತ್ತಮ ಸರಾಸರಿ ಎಫ್‌ಮ್ಯಾಕ್ಸ್ ಅನ್ನು ನೀಡುವ ಅತ್ಯುತ್ತಮ ಮೂಲ ಬೀಜವನ್ನು ಪಡೆಯಲು:

1. ಸಮಯವನ್ನು ಪೂರೈಸುವ ಮೊದಲ ಮೂಲ ಬೀಜವನ್ನು ಆಯ್ಕೆ ಮಾಡುವ ಬದಲು ಬೇಸ್ ಸಂಕಲನದಲ್ಲಿ ಸೀಡ್ ಸ್ವೀಪ್ ಅನ್ನು ನಿರ್ವಹಿಸಿ.
2. ಆಮದು ಸಂಕಲನವನ್ನು ನಿರ್ವಹಿಸಿ (ಮಾಜಿನಿಂದ ಕೆಲವು ಕರ್ನಲ್‌ಗಳನ್ನು ಬಳಸುವ ಮೂಲಕample ವಿನ್ಯಾಸಗಳು) ಎಲ್ಲಾ ಹಾದುಹೋಗುವ ಮೂಲ ಬೀಜಗಳ ಮೇಲೆ.
3. ಎಲ್ಲಾ ಮೂಲ ಬೀಜಗಳಿಗೆ ಸರಾಸರಿ ಎಫ್‌ಮ್ಯಾಕ್ಸ್ ಅನ್ನು ಲೆಕ್ಕಾಚಾರ ಮಾಡಿ.
4. ಅತ್ಯಧಿಕ ಸರಾಸರಿ ಎಫ್‌ಮ್ಯಾಕ್ಸ್ ಅನ್ನು ನೀಡುವ ಮೂಲ ಬೀಜವನ್ನು ಆಯ್ಕೆಮಾಡಿ.
   ಉತ್ತಮ ಸರಾಸರಿ fmax ಹೊಂದಿರುವ ಮೂಲ ಬೀಜವು BSP ಯೊಂದಿಗೆ ಬಿಡುಗಡೆಗೆ ಉತ್ತಮ ಅಭ್ಯರ್ಥಿಯಾಗಿದೆ. ಶಿಫಾರಸು ಮಾಡಲಾದ ಹಂತಗಳಿಗಿಂತ ವಿಭಿನ್ನವಾದ ವಿಧಾನವನ್ನು ಅನುಸರಿಸಲು ನೀವು ನಿರ್ಧರಿಸಿದರೆ, ನೀವು ಕರ್ನಲ್ ಆಮದು ಸಂಕಲನ ಪ್ರಕ್ರಿಯೆಯ fmax ನಲ್ಲಿ 5-10% ವ್ಯತ್ಯಾಸವನ್ನು ಗಮನಿಸಬಹುದು.

ಚಿತ್ರ 2. ಅತ್ಯುತ್ತಮ ಮೂಲ ಬೀಜವನ್ನು ಗುರುತಿಸುವುದು

• ಫ್ಲೋರ್‌ಪ್ಲಾನ್ ನಿರ್ಬಂಧಗಳಿಲ್ಲದೆ ಕರ್ನಲ್ ಎಷ್ಟು ವೇಗವಾಗಿ ಚಲಿಸುತ್ತದೆ ಎಂಬುದನ್ನು ಅರ್ಥಮಾಡಿಕೊಳ್ಳಲು:
  1. ಕರ್ನಲ್‌ನ ಸಮತಟ್ಟಾದ ಸಂಕಲನವನ್ನು ಮಾಡಿ ಮತ್ತು fmax ಅನ್ನು ಗಮನಿಸಿ.
  2. ಅದೇ ಕರ್ನಲ್‌ನಲ್ಲಿ ಆಮದು ಸಂಕಲನವನ್ನು ಮಾಡಿ ಮತ್ತು fmax ಅನ್ನು ಗಮನಿಸಿ.
  3. fmax ಫಲಿತಾಂಶಗಳನ್ನು ಹೋಲಿಕೆ ಮಾಡಿ.
  ಫ್ಲೋರ್‌ಪ್ಲಾನ್ ನಿರ್ಬಂಧಗಳ ಕಾರಣದಿಂದಾಗಿ, ಆಮದು ಕಂಪೈಲ್ ಎಫ್‌ಮ್ಯಾಕ್ಸ್ ಯಾವಾಗಲೂ ಫ್ಲಾಟ್ ಕಂಪೈಲ್ ಎಫ್‌ಮ್ಯಾಕ್ಸ್‌ಗಿಂತ ಕಡಿಮೆಯಿರುತ್ತದೆ. ಬೀಜದ ಶಬ್ದವನ್ನು ತಪ್ಪಿಸಲು, ಕರ್ನಲ್ ಅನ್ನು ಹೆಚ್ಚು ಮೂಲ ಬೀಜಗಳೊಂದಿಗೆ ಕಂಪೈಲ್ ಮಾಡಿ ಮತ್ತು ಎಫ್‌ಮ್ಯಾಕ್ಸ್ ಫಲಿತಾಂಶಗಳನ್ನು ಹೋಲಿಸುವಾಗ ಸರಾಸರಿ ಎಫ್‌ಮ್ಯಾಕ್ಸ್ ಅನ್ನು ಪರಿಗಣಿಸಿ.
• ಮೂಲ ಸಂಕಲನದಿಂದ ಕರ್ನಲ್ ಎಫ್‌ಮ್ಯಾಕ್ಸ್ ಅನ್ನು ಫ್ಲಾಟ್ ಅಥವಾ ಆಮದು ಸಂಕಲನದೊಂದಿಗೆ ಎಂದಿಗೂ ಹೋಲಿಸಬೇಡಿ. ಮೂಲ ಸಂಕಲನದ ಸಮಯದಲ್ಲಿ ಕರ್ನಲ್ ಗಡಿಯಾರ ಗುರಿಗಳನ್ನು ಸಡಿಲಗೊಳಿಸಲಾಗುತ್ತದೆ ಮತ್ತು ಆದ್ದರಿಂದ, ನೀವು ಎಂದಿಗೂ ಉತ್ತಮ ಫಲಿತಾಂಶಗಳನ್ನು ಪಡೆಯುವುದಿಲ್ಲ.
• ಮೂಲ ಅಥವಾ ಆಮದು ಸಂಕಲನದಲ್ಲಿ ಕರ್ನಲ್ ಗಡಿಯಾರದ ನಿರ್ಣಾಯಕ ಮಾರ್ಗವನ್ನು ಗಮನಿಸಿ. ನಿರ್ಣಾಯಕ ಮಾರ್ಗವು ಕರ್ನಲ್‌ನಿಂದ ಫ್ಲೋರ್‌ಪ್ಲಾನ್‌ನಲ್ಲಿ ಸ್ಥಿರ ಪ್ರದೇಶಕ್ಕೆ ದಾಟುತ್ತಿದ್ದರೆ, ಈ ನಿರ್ಣಾಯಕ ಮಾರ್ಗವನ್ನು ತಪ್ಪಿಸಲು ಫ್ಲೋರ್‌ಪ್ಲಾನ್ ಅನ್ನು ಬದಲಾಯಿಸಿ ಅಥವಾ ಕೆಲವು ಮೂಲ ಬೀಜಗಳನ್ನು ಚಲಾಯಿಸಿ.

BSP ಸಂಪನ್ಮೂಲ ಬಳಕೆಯ ದಕ್ಷತೆಯನ್ನು ಮೌಲ್ಯಮಾಪನ ಮಾಡಲು ಮಾರ್ಗಸೂಚಿಗಳು

ಹೆಚ್ಚಿನ ಸಂಪನ್ಮೂಲ ಬಳಕೆಯ ಶೇಕಡಾವಾರುtagಇ, ನಿಮ್ಮ BSP ಯ ಸ್ಥಿರ ಪ್ರದೇಶದಲ್ಲಿ ಪ್ರದೇಶದ ಬಳಕೆ ಉತ್ತಮವಾಗಿರುತ್ತದೆ. ಹೆಚ್ಚಿನ ಸಂಪನ್ಮೂಲ ಬಳಕೆ ಶೇtage ಸಹ ಕರ್ನಲ್ ಪ್ರದೇಶಕ್ಕೆ ಹೆಚ್ಚಿನ ಸಂಪನ್ಮೂಲಗಳು ಲಭ್ಯವಿದೆ ಎಂದು ಸೂಚಿಸುತ್ತದೆ.
ಸಂಪನ್ಮೂಲ ಬಳಕೆಯ ಶೇಕಡಾವನ್ನು ಲೆಕ್ಕಾಚಾರ ಮಾಡಲು ಕೆಳಗಿನ ಹಂತಗಳನ್ನು ಅನುಸರಿಸಿtagನಿಮ್ಮ BSP ಯ ಇ:

1. ಫಿಟ್ಟರ್ ವರದಿಯ ವಿಭಜನಾ ಅಂಕಿಅಂಶಗಳ ವಿಭಾಗದ ಅಡಿಯಲ್ಲಿ ಲಭ್ಯವಿರುವ top.fit.rpt ಅಥವಾ base.fit.rpt ನಿಂದ FPGA ಯಲ್ಲಿನ ಎಲ್ಲಾ ಸಂಪನ್ಮೂಲಗಳಿಗೆ ಮೌಲ್ಯಗಳನ್ನು ಪಡೆದುಕೊಳ್ಳಿ.
2. "freeze_wrapper_inst|kernel_system_inst" (ಕರ್ನಲ್ ಪ್ರದೇಶ) ಗಾಗಿ ಮೌಲ್ಯವನ್ನು ಕಡಿತಗೊಳಿಸಿ.

ಸಲಹೆ:
ಇತರ ಸಂಪನ್ಮೂಲಗಳ ಮೌಲ್ಯಗಳಿಗಿಂತ ಅಡಾಪ್ಟಿವ್ ಲಾಜಿಕ್ ಮಾಡ್ಯೂಲ್ (ALM) ಮೌಲ್ಯಗಳ ಮೇಲೆ ಹೆಚ್ಚು ಗಮನಹರಿಸಿ. ಸಂಪನ್ಮೂಲ ಬಳಕೆ ಶೇtage ಗಾಗಿ ALM OpenCL ಉಲ್ಲೇಖ BSP ಗೆ ಹತ್ತಿರದಲ್ಲಿದೆ. ಅತ್ಯಂತ ಹೆಚ್ಚಿನ ಶೇಕಡಾವಾರುtage for ALM ದಟ್ಟಣೆಗೆ ಕಾರಣವಾಗಬಹುದು, ಇದು ಸಂಕಲನ ಸಮಯವನ್ನು ಹೆಚ್ಚಿಸುತ್ತದೆ ಮತ್ತು ಸಂಕೀರ್ಣ ಕರ್ನಲ್‌ಗಳಲ್ಲಿ ರೂಟಿಂಗ್ ದಟ್ಟಣೆಯನ್ನು ಪರಿಚಯಿಸುತ್ತದೆ. ಆದಾಗ್ಯೂ, ನೀವು ಯಾವಾಗಲೂ ಸ್ಥಿರ ಪ್ರದೇಶದ ಪ್ರದೇಶವನ್ನು ಹೆಚ್ಚಿಸಬಹುದು ಅಥವಾ ಕಡಿಮೆ ಮಾಡಬಹುದು ಮತ್ತು ಸಂಕಲನ ಸಮಯ ಮತ್ತು ಎಫ್‌ಮ್ಯಾಕ್ಸ್ ಅನ್ನು ವೀಕ್ಷಿಸಬಹುದು.
ಕೆಳಗಿನ ಕೋಷ್ಟಕವು 10 ಬಿಡುಗಡೆಯಲ್ಲಿ Arria ® 17.0 GX ಸಾಧನಗಳ OpenCL BSP ಸಂಪನ್ಮೂಲ ಬಳಕೆಯನ್ನು ಪ್ರತಿಬಿಂಬಿಸುತ್ತದೆ.

ಕೋಷ್ಟಕ 1.
10 ಬಿಡುಗಡೆಯಲ್ಲಿ IntelArria 17.0 GX ಸಾಧನಗಳ OpenCL BSP ಸಂಪನ್ಮೂಲ ಬಳಕೆ

	ಒಟ್ಟು ಲಭ್ಯವಿದೆ	ಕರ್ನಲ್‌ಗಾಗಿ ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ	ಬಿಎಸ್ಪಿಗೆ ಲಭ್ಯವಿದೆ	ಬಿಎಸ್ಪಿ ಬಳಸಿದೆ	0/0
ALM	427200	393800	33400	23818.	71.%
ನೋಂದಾಯಿಸುತ್ತದೆ	1708800	1575200	133600	38913	29.%
M2OK	2713	2534	179	134	75.%
ಡಿಎಸ್ಪಿ	1518	1518	0	0	ಎನ್/ಎ

ಸ್ಥಿರ ಪ್ರದೇಶವು ಯಾವುದೇ DSP ಬ್ಲಾಕ್‌ಗಳನ್ನು ಹೊಂದಿರದ ರೀತಿಯಲ್ಲಿ ಫ್ಲೋರ್‌ಪ್ಲಾನಿಂಗ್ ಅನ್ನು ಕಾರ್ಯಗತಗೊಳಿಸಲಾಗಿದೆ ಎಂಬುದನ್ನು ಗಮನಿಸಿ.

ಡಾಕ್ಯುಮೆಂಟ್ ಪರಿಷ್ಕರಣೆ ಇತಿಹಾಸ

ಕೋಷ್ಟಕ 2.
OpenCL ಬೋರ್ಡ್ ಬೆಂಬಲ ಪ್ಯಾಕೇಜ್ ಫ್ಲೋರ್‌ಪ್ಲಾನ್ ಆಪ್ಟಿಮೈಸೇಶನ್ ಗೈಡ್‌ಗಾಗಿ Intel FPGA SDK ನ ದಾಖಲೆ ಪರಿಷ್ಕರಣೆ ಇತಿಹಾಸ

ದಿನಾಂಕ	ಆವೃತ್ತಿ	ಬದಲಾವಣೆಗಳು
ಆಗಸ್ಟ್-17		ಆರಂಭಿಕ ಬಿಡುಗಡೆ.

ಆನ್ಲೈನ್ ​​ಆವೃತ್ತಿ
ಪ್ರತಿಕ್ರಿಯೆಯನ್ನು ಕಳುಹಿಸಿ
ID: 683312
AN-824
ಆವೃತ್ತಿ: 2017.08.08
AN 824: OpenCL™ ಬೋರ್ಡ್‌ಗಾಗಿ Intel® FPGA SDK
ಬೆಂಬಲ ಪ್ಯಾಕೇಜ್ ಫ್ಲೋರ್‌ಪ್ಲಾನ್ ಆಪ್ಟಿಮೈಸೇಶನ್ ಗೈಡ್

ದಾಖಲೆಗಳು / ಸಂಪನ್ಮೂಲಗಳು

OpenCL ಬೋರ್ಡ್ ಬೆಂಬಲ ಪ್ಯಾಕೇಜ್ ಫ್ಲೋರ್‌ಪ್ಲಾನ್‌ಗಾಗಿ intel AN 824 FPGA SDK [ಪಿಡಿಎಫ್] ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ OpenCL ಬೋರ್ಡ್ ಬೆಂಬಲ ಪ್ಯಾಕೇಜ್ ಮಹಡಿಗಾಗಿ AN 824 FPGA SDK, AN 824, OpenCL ಬೋರ್ಡ್ ಬೆಂಬಲ ಪ್ಯಾಕೇಜ್ ಮಹಡಿಗಾಗಿ FPGA SDK, OpenCL ಬೋರ್ಡ್ ಬೆಂಬಲ ಪ್ಯಾಕೇಜ್ ಮಹಡಿ, ಬೋರ್ಡ್ ಬೆಂಬಲ ಪ್ಯಾಕೇಜ್ ಮಹಡಿ, ಬೆಂಬಲ ಪ್ಯಾಕೇಜ್, ಪ್ಲ್ಯಾನ್‌ಪ್ಲೋರ್‌ಪ್ಲೋರ್‌ಪ್ಲೋರ್‌ಪ್ಲಾನ್,

ಉಲ್ಲೇಖಗಳು

• ಬಳಕೆದಾರ ಕೈಪಿಡಿ