AN 824 FPGA ኤስዲኬ ለOpenCL ቦርድ
የድጋፍ ጥቅል የወለል ፕላን
የተጠቃሚ መመሪያ

 Intel® FPGA SDK ለ ክፍት የCL ™ ቦርድ ድጋፍ ጥቅል የወለል ፕላን ማሻሻያ መመሪያ
የIntel/® FPGA ኤስዲኬ ለOpenCL™ ቦርድ ድጋፍ ጥቅል (BSP) የወለል ፕላን ማበልጸጊያ መመሪያ ለOpenCL) BSP የወለል ፕላን መመሪያዎችን ይሰጣል። እንዲሁም የመሠረት ዘርን በተሻለ አማካይ ከፍተኛ የክወና ድግግሞሽ እንዴት ማግኘት እንደሚችሉ እና የBSP ሃብት አጠቃቀምን ውጤታማነት ለመገምገም መመሪያ ይሰጣል።
ይህ ሰነድ በክሮኖስ ግሩፕ በOpenCL Specification ስሪት 2 ላይ እንደተገለጸው የOpenCL(1.0) ፅንሰ-ሀሳቦችን እንደምታውቁ ያስባል።

ክፈትCL BSP ማጠናቀር ፍሰት
OpenCL BSP የሚከተሉትን የማጠናቀሪያ ፍሰቶችን ይደግፋል።

• Flat compile [–bsp-flow flat]፡ የጠቅላላውን ንድፍ ጠፍጣፋ ቅንብር (BSP ከከርነል የመነጨ ሃርድዌር ጋር) ይሰራል።
• Base compile [–bsp-flow base]፡ ከቤዝ.qsf LogicLock ገደቦችን በመጠቀም ቤዝ ማጠናቀርን ያከናውናል file. የቢኤስፒ ሃርድዌር ጊዜን ለማሟላት የበለጠ ነፃነት እንዲኖረው የከርነል ሰዓት ኢላማው ዘና ያለ ነው። የBSP ሃርድዌርን ለመጠበቅ ቤዝ.qar ዳታቤዝ ተፈጥሯል፣ እሱም የማይንቀሳቀስ ክልል።
• አስመጣ ስብስብ [ ]፡ ጊዜ የተዘጋውን የማይንቀሳቀስ ክልል ከbase.qar ዳታቤዝ ወደነበረበት ይመልሳል እና የከርነል ሃርድዌርን ብቻ ያጠናቅራል። እንዲሁም ምርጡን የከርነል ከፍተኛ የክወና ድግግሞሽ (ኤፍኤምኤክስ) ለማግኘት የከርነል ሰዓት ዒላማውን ይጨምራል።

ክፈትCL BSP የወለል ፕላን ክፍልፍል
OpenCL BSP የወለል ፕላን በዋናነት በሚከተሉት ሁለት ክልሎች የተከፈለ ነው።

• የማይንቀሳቀስ ክልል፡ ክልሉ ከBSP ጋር የሚዛመድ ሃርድዌር ያለው የማይለወጥ መሆኑን ይወክላል። በመሠረት ማጠናቀር ወቅት ጊዜው ለዚህ ክልል ተዘግቷል. በአጠቃላይ ግቡ ጊዜን ለመዝጋት በዚህ ክልል የሚጠቀመውን ቺፕ ሃብቶችን መቀነስ ነው።
• የከርነል ክልል፡ ከርነል የያዘውን ለfrize_wrapper_inst|kernel_system_inst ሞጁል የተያዘውን ከፊል ዳግም ማዋቀር (PR) ክልልን ይወክላል። በአጠቃላይ ግቡ ለዚህ ክልል ከፍተኛውን የቺፕ ሀብቶችን ማስቀመጥ ነው.

1. የIntel FPGA ኤስዲኬ ለOpenCL በታተመ ክሮኖስ ዝርዝር መግለጫ ላይ የተመሰረተ ነው እና የክሮኖስ የተግባርን የሙከራ ሂደት አልፏል። አሁን ያለው የተስማሚነት ሁኔታ በ ላይ ይገኛል። www.khronos.org/conformance.
2. OpenCL እና OpenCL አርማ የApple Inc. የንግድ ምልክቶች ናቸው እና በ Khronos Group™ ፈቃድ ጥቅም ላይ ይውላሉ።

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትዕዛዝ ከማቅረባቸው በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝር መግለጫዎችን እንዲያገኙ ይመከራሉ።
*ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።

የOpenCL BSP የወለል ፕላኒንግ መመሪያዎች

• ሁሉም የBSP ዋና ክፍሎች በተፈጥሮ የት እንደሚቀመጡ ለመረዳት በጠፍጣፋ ማጠናቀር ይጀምሩ (በተለይም የአይፒ ብሎኮች ከ I/O እንደ PCIe ወይም DDR ያሉ)። BSP በሚነድፉበት ጊዜ የቧንቧ መስመር s መመስረትን ግምት ውስጥ ማስገባት ሊኖርብዎ ይችላል።tagጊዜን ለመዝጋት በአይፒዎች መካከል። ተደጋጋሚ ያልተሳኩ መንገዶችን ለመለየት በመጀመሪያ ጠፍጣፋ የተጠናከረ የዘር መጥረግን ማካሄድ እና ከዚያ እነሱን ለማስተካከል ይሞክሩ።
  ጠቃሚ ምክር፡- ጥሩ የሰዓት መዘጋት በጠፍጣፋ የዘር ማጠናቀሪያ ጊዜ የመዝጋት ዕድሉ ከፍ ያለ ነው።
  — በmm_interconnect* (በQsys የተጨመረ አካል) ላይ የማይለዋወጡ አለመሳካቶችን ካዩ ስርዓቱን በQsys Interconnect ይክፈቱት። viewer እና ያልተሳካውን የግንኙነት ውስብስብነት ይመልከቱ። በ ውስጥ የፔፕፐሊንዲንግ ፍሊፕፕፕፕስ መጨመር ይችላሉ viewer ጊዜን ለማሻሻል. አሁንም ችግሩን መፍታት ካልቻሉ፣ የአቫሎን የቧንቧ መስመር ድልድዮችን በመጨመር የ mm_interconnect* ወሳኝ መንገድን ማፍረስ ሊኖርብዎ ይችላል።
• በመሠረት ማጠናቀር ጊዜ፣ freeze_wrapper_inst|kernel_system_inst በያዘው በ LogicLock በከርነል ክልል ይጀምሩ። ያለሌሎች ገደቦች፣ Intel Quartus Prime የቢኤስፒ ሃርድዌርን በቀሪው የማይንቀሳቀስ የቺፑ ክልል ውስጥ በነጻነት ማስቀመጥ ይችላል። እንደ PCIe እና DDR ያሉ የቢኤስፒ ሃርድዌር መጠን እና ቦታን ለመለየት ጠፍጣፋ ማጠናቀር እና ቺፕ ፕላነር ይጠቀሙ። በመቀጠል የቢኤስፒ ሃርድዌር ዋና ዋና ቦታዎችን በማስወገድ LogicLockን በመጠቀም የከርነል ክልሉን ያስይዙ።
  ጠቃሚ ምክር፡ ጥቅም ላይ የሚውለው ቺፕ ቤተሰብ ከማመሳከሪያው መድረክ ጋር ተመሳሳይ ከሆነ እና የBSP አካላት ተመሳሳይ ከሆኑ፣ ከOpenCL ማጣቀሻ BSP ጋር የሚላከው እና ውድቀቶቹን በ LogicLock ክልሎች ለ freeze_wrapper_inst|kernel_system_inst ለመጀመር ፈጣን ሊሆን ይችላል።
• የሚከተሉትን ተጨማሪ አካላት ወደ የእርስዎ BSP ማከል ይችላሉ፡
  - የማስታወሻ ባንኮች፡- ተጨማሪ የማስታወሻ ባንኮችን ካከሉ፣ ጊዜን ለማሟላት የቧንቧ መስመር ድልድይ መጨመር ስለሚያስፈልግ የ I/O ባንክ አካባቢን መለየት አለቦት።
  — I/O ቻናሎች፡- እንደ ቪዲዮ፣ ኢተርኔት ወይም ተከታታይ በይነገጽ ያሉ የI/O ጣቢያዎችን ማከል ይችላሉ። የ I/O ቻናሎችን ካከሉ፣ የመዝጊያ ጊዜ አስቸጋሪ ከሆነ፣ አዲስ LogicLock ክልሎችን ለቧንቧ መስመር መተግበር ስለሚያስፈልግ የI/O ባንክ አካባቢን መለየት አለቦት።
  ጠቃሚ ምክር፡ የቧንቧ መስመር ድልድዮችን ማከል ከፈለጉ (ለምሳሌampለ፣ በጊዜ ሂደት ውድቀቶችን በሚያስከትሉ ትላልቅ የማዞሪያ መዘግየቶች ምክንያት)፣ ከዚያ በቺፑ ውስጥ ከምንጩ ወደ መድረሻው ያለውን የማዞሪያ ርቀት ግምት ውስጥ ያስገቡ እና ለከርነል ክልል የተወሰነ ቦታ ይልቀቁ።
• LogicLock ክልሎችን ለከርነል ሲያስቀምጡ እነዚህን አጠቃላይ መመሪያዎች ይከተሉ፡
  — BSP ካላስፈለገ በቀር ሁሉንም የDSP አምዶች በkernel_system ውስጥ ለማስቀመጥ ይሞክሩ።
  — ለ kernel_system ተጨማሪ መገልገያዎችን ለማስያዝ ሞክር።
  - በከርነል ክልል ውስጥ ያሉትን የኖቶች ብዛት በትንሹ ለማቆየት ይሞክሩ።
  የሚከተለው ምስል በPCIe እና DDR ባንክ መካከል የቧንቧ መስመር ድልድይ ለማስቀመጥ የተጨመረበትን ደረጃ ያሳያል።

ምስል 1. በ10 ልቀት ውስጥ ለ Intel Arria® 17.0 GX ክፈትCL BSP Floorplan

ለከፍተኛው የክወና ድግግሞሽ መመሪያዎች
በከርነሎች የሚገኘው ከፍተኛው የክወና ድግግሞሽ (ኤፍኤምኤክስ) በአብዛኛው የተመካው በ FPGA ፍጥነት ላይ ነው ምክንያቱም አብዛኛዎቹ አይፒዎች ቀድሞውንም ማሻሻል አለባቸው። ሆኖም፣ በBSP የወለል ፕላን ላይ በመመስረት አንዳንድ fmax ኪሳራዎች ሊኖሩ ይችላሉ። ለ example፣ ብዙውን ጊዜ በ BSP የከርነል ክልል ውስጥ ያሉ የተቆረጡ መቁረጫዎች ብዛት በከርነል fmax ላይ ተጽዕኖ ያሳድራል።
በሚከተለው ምስል ላይ እንደተገለጸው፣ ምርጥ አማካይ fmax የሚያፈራውን ምርጥ ዘር ለማግኘት፡-

1. ጊዜውን የሚያሟላውን የመጀመሪያውን የመሠረት ዘር ከመምረጥ ይልቅ በመሠረታዊ ስብስብ ላይ የዘር ማጽዳትን ያከናውኑ.
2. የማስመጣት ማጠናቀርን ያከናውኑ (ከቀድሞው ጥቂት ፍሬዎችን በመጠቀምample designs) በሁሉም የማለፊያ ቤዝ ዘሮች ላይ።
3. ለሁሉም የመሠረት ዘሮች አማካይ fmax ያሰሉ.
4. ከፍተኛውን አማካይ fmax የሚያመጣውን የመሠረት ዘር ይምረጡ።
   ምርጥ አማካይ fmax ያለው የመሠረት ዘር ከBSP ጋር ለመልቀቅ ጥሩ እጩ ነው። ከተመከሩት እርምጃዎች የተለየ አካሄድ ለመከተል ከወሰኑ፣ በ fmax የከርነል ማስመጣት ሂደት ውስጥ ከ5-10% ልዩነትን መመልከት ይችላሉ።

ምስል 2. በጣም ጥሩውን የመሠረት ዘርን መለየት

• ከርነል ያለ የወለል ፕላን ገደቦች ምን ያህል በፍጥነት እንደሚሰራ ለመረዳት፡-
  1. የከርነል ጠፍጣፋ ቅንብርን ያከናውኑ እና fmax ይመልከቱ.
  2. የማስመጣት ስብስብ በተመሳሳይ ከርነል ላይ ያከናውኑ እና fmax ይመልከቱ።
  3. የ fmax ውጤቶችን አወዳድር።
  በፎቅ ፕላን ገደቦች ምክንያት፣ የማስመጣት compile fmax ሁልጊዜ ከጠፍጣፋ compile fmax ያነሰ ነው። የዘር ጫጫታ እንዳይኖር፣ ከርነሉን በበለጠ የመሠረት ዘሮች ያሰባስቡ እና የfmax ውጤቶችን እያነፃፀሩ አማካይ fmax ያስቡ።
• የከርነል fmaxን ከመሠረታዊ ጥንቅር ከጠፍጣፋ ወይም ከውጭ ከሚመጣ ስብስብ ጋር በጭራሽ አታወዳድሩ። የከርነል ሰዓት ኢላማዎች በመሠረት ማጠናቀር ወቅት ዘና ያሉ ናቸው እና ስለሆነም ጥሩ ውጤት በጭራሽ አያገኙም።
• በመሠረት ወይም በማስመጣት ስብስብ ውስጥ የከርነል ሰዓቱን ወሳኝ መንገድ ይመልከቱ። ወሳኙ መንገድ ከከርነል ወደ መሬት ፕላኑ ውስጥ ወደሚገኘው የማይንቀሳቀስ ክልል እየተሻገረ ከሆነ፣ ይህን ወሳኝ መንገድ ለማስቀረት የወለል ፕላኑን ይቀይሩ ወይም ጥቂት ተጨማሪ መሰረታዊ ዘሮችን ያካሂዱ።

የBSP ሀብት አጠቃቀምን ውጤታማነት ለመገምገም መመሪያዎች

የሀብት አጠቃቀም መቶኛ ከፍ ባለ መጠንtagሠ፣ በእርስዎ BSP የማይንቀሳቀስ አካባቢ ያለው የአካባቢ አጠቃቀም የተሻለ ይሆናል። ከፍተኛ የሀብት አጠቃቀም መቶኛtagሠ ደግሞ የሚያመለክተው ለከርነል ክልል ተጨማሪ ሀብቶች እንዳሉ ነው።
የንብረት አጠቃቀም መቶኛን ለማስላት ከታች ያሉትን ደረጃዎች ይከተሉtagየእርስዎ BSP

1. በFitter ሪፖርት ክፍልፍል ስታቲስቲክስ ክፍል ስር የሚገኙትን ከላይ.fit.rpt ወይም base.fit.rpt በ FPGA ውስጥ ላሉት ሁሉም ሀብቶች እሴቶችን ያግኙ።
2. የ"freeze_wrapper_inst|kernel_system_inst" (የከርነል ክልል) ዋጋን ቀንስ።

ጠቃሚ ምክር፡
ከሌሎች ሀብቶች እሴቶች ይልቅ በ adaptive logic module (ALM) እሴቶች ላይ ያተኩሩ። የሀብት አጠቃቀም መቶኛ መሆኑን ያረጋግጡtagሠ ለ ALM ወደ OpenCL ማጣቀሻ BSP ቅርብ ነው። በጣም ከፍተኛ መቶኛtagሠ ለ ALM ወደ መጨናነቅ ሊያመራ ይችላል፣ ይህም የማጠናቀር ጊዜን ይጨምራል እና በተወሳሰቡ ከርነሎች ውስጥ የመዞሪያ መጨናነቅን ያስተዋውቃል። ነገር ግን፣ ሁልጊዜ የማይንቀሳቀስ ክልልን መጨመር ወይም መቀነስ፣ እና የማጠናቀር ጊዜውን እና fmaxን መመልከት ይችላሉ።
የሚከተለው ሠንጠረዥ በ10 ልቀት ውስጥ የAria ® 17.0 GX መሳሪያዎችን የOpenCL BSP ሃብት አጠቃቀምን ያንፀባርቃል።

ሠንጠረዥ 1.
የIntelArria 10 GX መሣሪያዎችን ክፈት CL BSP ግብዓት አጠቃቀም በ17.0 ልቀት

የወለል ፕላኒንግ የሚካሄደው የማይንቀሳቀስ ክልል ምንም የDSP ብሎኮች እንዳይኖረው በሚያስችል መንገድ መሆኑን ልብ ይበሉ።

የሰነድ ማሻሻያ ታሪክ

ሠንጠረዥ 2.
የሰነድ ክለሳ ታሪክ ኢንቴል FPGA ኤስዲኬ ለOpenCL ቦርድ ድጋፍ ጥቅል የወለል ፕላን ማሻሻያ መመሪያ

የመስመር ላይ ስሪት
ግብረ መልስ ላክ
መታወቂያ፡ 683312
AN-824
ስሪት: 2017.08.08
AN 824፡ Intel® FPGA ኤስዲኬ ለOpenCL™ ቦርድ
የድጋፍ ጥቅል የወለል ፕላን ማመቻቸት መመሪያ

ሰነዶች / መርጃዎች

intel AN 824 FPGA SDK ለOpenCL ቦርድ ድጋፍ ጥቅል የወለል ፕላን። [pdf] የተጠቃሚ መመሪያ AN 824 FPGA ኤስዲኬ ለOpenCL ቦርድ ድጋፍ ጥቅል የወለል ፕላን፣ ኤኤን 824፣ FPGA ኤስዲኬ ለOpenCL ቦርድ የድጋፍ ጥቅል የወለል ፕላን፣ የOpenCL ቦርድ ድጋፍ ጥቅል የወለል ፕላን

ዋቢዎች

• የተጠቃሚ መመሪያ