YON 824 FPGA SDK pou OpenCL Board
Pake sipò Floorplan
Gid itilizatè

 Intel® FPGA SDK pou OpenCL ™ Board Support Package Gid Optimizasyon Plan Plan
Intel/® FPGA SDK pou OpenCL™ Board Support Package (BSP) Gid Optimizasyon Plan an bay direktiv planifikasyon pou OpenCL) BSP. Li bay tou konsèy sou fason ou ka jwenn semans debaz la ak pi bon frekans mwayèn opere maksimòm epi evalye efikasite itilizasyon resous BSP.
Dokiman sa a sipoze ke ou abitye ak OpenCL(2) konsèp jan sa dekri nan OpenCL Specification vèsyon 1.0 pa Khronos Group la.

OpenCL BSP Konpilasyon Flow
OpenCL BSP sipòte kalite konpile sa yo:

• Konpile plat [–bsp-flow flat]: Fè yon konpilasyon plat nan tout konsepsyon an (BSP ansanm ak pyès ki nan konpitè kernel).
• Konpile baz [–bsp-flow baz]: Fè yon konpilasyon baz lè l sèvi avèk restriksyon LogicLock soti nan base.qsf file. Objektif revèy nwayo a dekontrakte pou pyès ki nan konpitè BSP gen plis libète pou satisfè distribisyon. Yo kreye yon baz done base.qar pou prezève pyès ki nan konpitè BSP, ki se rejyon estatik la.
• Enpòte konpile [ ]: Retabli rejyon estatik tan fèmen nan baz done base.qar ak konpile sèlman kenyèl pwodwi pyès ki nan konpitè. Li ogmante tou sib revèy nwayo a pou jwenn pi bon frekans fonksyònman maksimòm nwayo (fmax).

OpenCL BSP Floorplan Partition
Plan etaj OpenCL BSP sitou divize an de rejyon sa yo:

• Rejyon estatik: Reprezante rejyon an ki gen pyès ki nan konpitè ki gen rapò ak BSP ki rete estatik. Tan an fèmen pou rejyon sa a pandan konpilasyon baz. An jeneral, objektif la se pou misyon pou minimize resous chip yo itilize pa rejyon sa a pou fèmen distribisyon.
• Rejyon Kernel: Reprezante rejyon reconfiguration pasyèl (PR) ki rezève pou modil freeze_wrapper_inst|kernel_system_inst, ki gen nwayo a. An jeneral, objektif la se rezève resous chip nan yon limit maksimòm pou rejyon sa a.

1. Intel FPGA SDK pou OpenCL baze sou yon Spesifikasyon Khronos pibliye, e li te pase Pwosesis Tès Konfòmite Khronos la. Ou ka jwenn estati konfòmite aktyèl la nan www.khronos.org/conformance.
2. OpenCL ak logo OpenCL yo se mak komèsyal Apple Inc. epi yo itilize avèk pèmisyon Khronos Group™.

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
*Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

Gid pou OpenCL BSP Floorplanning

• Kòmanse ak konpilasyon plat pou w konprann kote tout eleman prensipal BSP yo mete natirèlman (espesyalman blòk IP yo ak koneksyon I/O tankou PCIe oswa DDR). Pandan y ap desine BSP a, ou ta ka oblije konsidere etabli tiyo stages nan ant IP yo fèmen distribisyon. Ou ta dwe premye kouri yon bale grenn konpile plat yo idantifye chemen yo renouvlab echèk, ak Lè sa a eseye ranje yo.
  Ide: — Yon bon pousantaj fèmti distribisyon sou balaj grenn konpile plat pral gen pi gwo chans pou fèmen distribisyon baz konpile.
  — Si w obsève echèk ki konsistan nan mm_interconnect* (konpozan te ajoute pa Qsys), Lè sa a, louvri Sistèm nan ak Qsys Interconnect. viewer epi obsève konpleksite nan entèkoneksyon an echèk. Ou ka ajoute flipflops pipelining nan la viewer amelyore distribisyon. Si ou toujou pa ka adrese pwoblèm nan, ou ka oblije kraze chemen kritik mm_interconnect* la lè w ajoute pon tiyo Avalon.
• Pandan konpilasyon baz, kòmanse ak LogicLock sou rejyon nwayo ki gen freeze_wrapper_inst|kernel_system_inst. San okenn lòt restriksyon, Intel Quartus Prime ka mete pyès ki nan konpitè BSP lib nan rejyon estatik ki rete chip la. Sèvi ak konpile plat la ak planifikatè chip pou idantifye gwosè ak kote pyès ki nan konpitè BSP, tankou PCIe ak DDR. Lè sa a, rezève rejyon nwayo a lè w itilize LogicLock pandan w ap evite zòn prensipal gwoupman BSP pyès ki nan konpitè.
  Ide: Si fanmi chip yo itilize a se menm jan ak platfòm referans lan epi si konpozan BSP yo sanble, li ta ka pi vit kòmanse ak rejyon yo LogicLock pou freeze_wrapper_inst|kernel_system_inst ki anbake ak OpenCL referans BSP ak travay nan echèk yo.
• Ou ta ka ajoute eleman adisyonèl sa yo nan BSP ou a:
  — Bank memwa: Si ou ajoute plis bank memwa, ou ta dwe idantifye kote bank I/O a paske ou ka bezwen ajoute pon tiyo pou satisfè distribisyon.
  — Chanèl I/O: Ou ka ajoute chanèl I/O tankou videyo, Ethernet, oswa koòdone seri. Si ou ajoute chanèl I/O, ou ta dwe idantifye kote bank I/O a paske ou ta ka bezwen aplike nouvo rejyon LogicLock pou kanalizasyon si tan fèmen yo difisil.
  Ide: Si ou bezwen ajoute pon tiyo (pa egzanpample, akòz gwo routage reta sa ki lakòz echèk distribisyon), Lè sa a, konsidere distans la routage soti nan sous lojik destinasyon nan chip la epi lage kèk espas rezève pou rejyon an nwayo.
• Swiv direktiv jeneral sa yo lè w ap rezève rejyon LogicLock pou nwayo a:
  — Eseye mete tout kolòn DSP nan kernel_system sof si BSP la mande.
  — Eseye rezève plis resous pou kernel_system la.
  — Eseye kenbe kantite antay nan rejyon nwayo a nan yon minimòm.
  Figi sa a montre yon antay ki te ajoute pou mete yon pon tiyo ant PCIe ak DDR bank.

Figi 1. OpenCL BSP Floorplan pou Intel Arria® 10 GX nan Version 17.0

Gid pou Frekans Operasyon Maksimòm
Maksimòm frekans fonksyònman (fmax) reyalize pa nwayo lajman depann sou vitès FPGA paske pi fò nan IP yo ta dwe deja optimize. Sepandan, ta ka gen kèk fmax pèdi depann sou plan BSP la. Pou egzanpample, anjeneral kantite koupe-out nan rejyon an nwayo nan BSP afekte nwayo fmax.
Jan sa montre nan figi sa a, pou jwenn pi bon grenn baz ki bay pi bon fmax mwayèn:

1. Fè yon bale grenn sou konpilasyon baz olye pou yo chwazi premye grenn baz ki satisfè distribisyon an.
2. Fè konpilasyon enpòte (nan sèvi ak kèk nwayo soti nan ansyen anample desen) sou tout grenn baz pase yo.
3. Kalkile fmax mwayèn pou tout grenn debaz yo.
4. Chwazi grenn debaz ki bay pi gwo fmax mwayèn.
   Grenn nan baz ak pi bon mwayèn fmax se yon bon kandida pou lage ak BSP. Si ou deside swiv yon apwòch diferan de etap rekòmande yo, ou ta ka obsève 5-10% varyasyon nan fmax pwosesis konpilasyon enpòte nwayo a.

Figi 2. Idantifye Pi bon Grenn Baz la

• Pou konprann ki jan vit nwayo a ka kouri san restriksyon sou plan:
  1. Fè yon konpilasyon plat nan nwayo a epi obsève fmax la.
  2. Fè yon konpilasyon enpòte sou menm nwayo a epi obsève fmax la.
  3. Konpare rezilta fmax yo.
  Akòz restriksyon plan yo, enpòte compile fmax toujou pi ba pase flat compile fmax. Pou evite bri grenn, konpile nwayo a ak plis grenn baz epi konsidere yon mwayèn fmax pandan y ap konpare rezilta fmax yo.
• Pa janm konpare kernel fmax soti nan yon konpilasyon baz ak yon konpilasyon plat oswa yon enpòte. Objektif revèy Kernel yo dekontrakte pandan konpilasyon baz e pakonsekan, ou pap janm jwenn bon rezilta.
• Obsève revèy nwayo chemen kritik la nan konpilasyon baz oswa enpòte. Si chemen kritik la ap travèse soti nan nwayo a nan rejyon estatik nan plan etaj la, chanje plan etaj la oswa kouri kèk lòt grenn baz pou evite chemen kritik sa a.

Gid pou Evalye Efikasite Itilizasyon Resous BSP

Plis pousantaj itilizasyon resous yo pi wotage, pi bon itilizasyon zòn nan zòn estatik BSP ou a. Yon pousantaj itilizasyon resous segondètage vle di tou ke gen plis resous ki disponib pou rejyon nwayo a.
Swiv etap ki anba yo pou kalkile pousantaj itilizasyon resous yotage nan BSP ou a:

1. Jwenn valè pou tout resous nan FPGA nan top.fit.rpt oswa base.fit.rpt ki disponib nan seksyon Estatistik patisyon nan rapò Fitter la.
2. Dedwi valè pou "freeze_wrapper_inst|kernel_system_inst" (rejyon Kernel).

Konsèy:
Konsantre plis sou valè modil lojik adaptasyon (ALM) pase sou valè lòt resous yo. Asire ke pousantaj itilizasyon resous yotage pou ALM se pi pre OpenCL referans BSP la. Yon pousantaj trè wotage pou ALM ta ka mennen nan konjesyon, ki ka ogmante tan an konpilasyon ak prezante konjesyon routage nan nwayo konplèks. Sepandan, ou ka toujou ogmante oswa diminye zòn nan rejyon estatik, epi obsève tan an konpilasyon ak fmax.
Tablo ki anba la a reflete itilizasyon resous OpenCL BSP aparèy Arria ® 10 GX nan vèsyon 17.0 la.

Tablo 1.
Itilizasyon resous OpenCL BSP nan aparèy IntelArria 10 GX nan lage 17.0

	Total ki disponib	Rezève pou Kernel	Disponib pou BSP	Itilize pa BSP	0/0
ALM	427200	393800	33400	23818.	71.%
Anrejistre yo	1708800	1575200	133600	38913	29.%
M2OK	2713	2534	179	134	75.%
DSP	1518	1518	0	0	N/A

Obsève ke planifikasyon an egzekite nan yon fason ke rejyon estatik la pa pral gen okenn blòk DSP.

Istwa revizyon dokiman

Tablo 2.
Istwa revizyon dokiman Intel FPGA SDK pou OpenCL Board Support Package Floorplan Optimization Guide

Dat	Version	Chanjman
Out-17		Premye lage.

Online Version
Voye Feedback
ID: 683312
AN-824
Vèsyon: 2017.08.08
AN 824: Intel® FPGA SDK pou OpenCL™ Board
Gid Optimizasyon Plan Plan Sipò Pake

Dokiman / Resous

intel AN 824 FPGA SDK pou OpenCL Board Support Package Floorplan [pdfGid Itilizatè AN 824 FPGA SDK pou OpenCL Board Support Package Floorplan, AN 824, FPGA SDK pou OpenCL Board Support Package Floorplan, OpenCL Board Support Package Floorplan, Board Support Package Floorplan, Support Package Floorplan, Package Floorplan, Floorplan

Referans

• Manyèl itilizatè