OpenCL тактасы үчүн AN 824 FPGA SDK
Колдоо пакетинин Floorplan
Колдонуучунун колдонмосу

 үчүн Intel® FPGA SDK OpenCL ™ Board колдоо пакетинин Floorplan оптималдаштыруу колдонмосу
OpenCL™ Board Support Package (BSP) үчүн Intel/® FPGA SDK Floorplan оптималдаштыруу колдонмосу OpenCL) BSP үчүн кабат пландоо боюнча көрсөтмөлөрдү берет. Ал ошондой эле эң мыкты орточо максималдуу иштөө жыштыгы менен базалык үрөндү кантип алууга болот жана BSP ресурстарын пайдалануунун натыйжалуулугун баалоо боюнча көрсөтмөлөрдү берет.
Бул документ сиз Khronos Group тарабынан OpenCL Specification 2 версиясында сүрөттөлгөн OpenCL(1.0) түшүнүктөрү менен тааныш экениңизди болжолдойт.

OpenCL BSP Compilation Flow
OpenCL BSP компиляция агымдарынын төмөнкү түрлөрүн колдойт:

• Flat compile [–bsp-flow flat]: Бүткүл дизайндын жалпак компиляциясын аткарат (BSP ядро ​​менен түзүлгөн аппараттык камсыздоо менен бирге).
• Негизги компиляция [–bsp-flow base]: base.qsf тартып LogicLock чектөөлөрүн колдонуу менен базалык компиляцияны аткарат file. BSP аппараттык жабдыгы убакытты канааттандыруу үчүн көбүрөөк эркиндикке ээ болушу үчүн, ядро ​​саатынын максаты жумшартылган. Статикалык аймак болгон BSP жабдыгын сактоо үчүн base.qar маалымат базасы түзүлгөн.
• Импорт компиляция [ ]: base.qar маалымат базасынан убакыттын жабылган статикалык аймагын калыбына келтирет жана ядро ​​тарабынан түзүлгөн жабдыктарды гана түзөт. Ошондой эле ядронун эң жакшы иштөө жыштыгын (fmax) алуу үчүн ядро ​​саатынын максатын жогорулатат.

OpenCL BSP Floorplan Бөлүмү
OpenCL BSP пол планы негизинен төмөнкү эки аймакка бөлүнөт:

• Статикалык аймак: статикалык бойдон калган BSP менен байланышкан жабдыктары бар аймакты билдирет. Базаны түзүү учурунда бул аймак үчүн убакыт жабык. Жалпысынан алганда, максат бул аймактын убакытты жабуу үчүн колдонгон чип ресурстарын минималдаштыруу болуп саналат.
• Ядро аймагы: Өзөктү камтыган freeze_wrapper_inst|kernel_system_inst модулу үчүн сакталган жарым-жартылай кайра конфигурациялоо (PR) аймагын билдирет. Жалпысынан алганда, максат бул аймак үчүн максималдуу өлчөмдө чип ресурстарын камдоо болуп саналат.

1. OpenCL үчүн Intel FPGA SDK жарыяланган Khronos спецификациясына негизделген жана Khronos шайкештигин текшерүү процессинен өткөн. Учурдагы шайкештиктин абалын төмөнкү жерден тапса болот www.khronos.org/conformance.
2. OpenCL жана OpenCL логотиби Apple Inc. компаниясынын соода белгилери болуп саналат жана Khronos Group™ уруксаты менен колдонулат.

Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга кепилдик берет, бирок каалаган убакта эскертүүсүз каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка таянардан мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат.
*Башка ысымдар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.

OpenCL BSP Floorplanning боюнча көрсөтмөлөр

• BSPтин бардык негизги компоненттери табигый түрдө кайда жайгашаарын түшүнүү үчүн жалпак компиляциядан баштаңыз (айрыкча PCIe же DDR сыяктуу I/O байланыштары бар IP блоктору). BSP долбоорлоодо, сиз түтүктү орнотууну ойлонушуңуз керек болушу мүмкүнtagубакытты жабуу үчүн IPдердин ортосунда. Сиз адегенде кайталануучу ката жолдорун аныктоо үчүн жалпак компиляцияны иштетип, анан аларды оңдоого аракет кылышыңыз керек.
  Ишара: — Жалпак компиляциянын үрөн шыпырууларына караганда жакшы убакытты жабуунун ылдамдыгы базанын компиляция убактысын жабуу мүмкүнчүлүгү жогору болот.
  — Эгерде сиз mm_interconnect* (Qsys тарабынан кошулган компонент) ырааттуу каталарды байкасаңыз, анда Qsys Interconnect менен Системаны ачыңыз viewer жана бузулган өз ара байланыштын татаалдыгын байкаңыз. Сиз конвейердик флипфлопторду кошо аласыз viewубакытты жакшыртуу үчүн. Эгер дагы эле маселени чече албасаңыз, Avalon түтүк көпүрөлөрүн кошуу менен mm_interconnect* маанилүү жолду бузушуңуз керек болот.
• Негизги компиляция учурунда freeze_wrapper_inst|kernel_system_inst камтылган ядро ​​аймагындагы LogicLock менен баштаңыз. Башка чектөөлөрсүз, Intel Quartus Prime BSP жабдыгын чиптин калган статикалык аймагына эркин жайгаштыра алат. PCIe жана DDR сыяктуу BSP жабдыктарынын өлчөмүн жана жайгашкан жерин аныктоо үчүн жалпак компиляцияны жана чип пландоочуну колдонуңуз. Андан кийин, BSP жабдыктарынын негизги кластердик аймактарынан оолак болуу менен, LogicLock аркылуу ядро ​​аймагын резервдеңиз.
  Кеңеш: Эгерде колдонулган чип үй-бүлөсү маалымдама платформасы менен бирдей болсо жана BSP компоненттери окшош болсо, OpenCL шилтемеси BSP менен жөнөтүлгөн freeze_wrapper_inst|kernel_system_inst үчүн LogicLock аймактарынан баштап, каталарды жоюу тезирээк болушу мүмкүн.
• Сиз BSP үчүн төмөнкү кошумча компоненттерди кошо аласыз:
  — Эс тутум банктары: Эгер сиз көбүрөөк эстутум банктарын кошсоңуз, анда киргизүү/чыгаруу банкынын жайгашкан жерин аныкташыңыз керек, анткени убакытка жооп берүү үчүн түтүк көпүрөлөрүн кошуу керек болушу мүмкүн.
  — I/O каналдары: Сиз видео, Ethernet же сериялык интерфейс сыяктуу киргизүү/чыгаруу каналдарын кошо аласыз. Эгерде сиз I/O каналдарын кошсоңуз, анда I/O банкынын жайгашкан жерин аныкташыңыз керек, анткени жабуу убактысы кыйын болсо, трубопровод үчүн жаңы LogicLock аймактарын колдонууга туура келиши мүмкүн.
  Кеңеш: Эгер сиз түтүк көпүрөлөрүн кошуу керек болсо (мисалыample, каттамдын чоң кечигүүсүнөн улам, убакыттын бузулушуна алып келет), анда чиптеги булактан көздөгөн логикага чейинки маршруттук аралыкты карап чыгып, ядро ​​аймагы үчүн бөлүнгөн мейкиндикти бошотуңуз.
• LogicLock аймактарын ядро ​​үчүн резервдештирүү учурунда бул жалпы көрсөтмөлөрдү аткарыңыз:
  — BSP талап кылбаса, бардык DSP тилкелерин kernel_system системасына жайгаштырууга аракет кылыңыз.
  — kernel_system үчүн көбүрөөк ресурстарды резервдештирүү аракети.
  — Ядро аймагындагы кертиктердин санын минимумга чейин сактоого аракет кылуу.
  Төмөнкү сүрөттө PCIe жана DDR банкынын ортосунда түтүк көпүрөсүн орнотуу үчүн кошулган оюк көрсөтүлгөн.

Сүрөт 1. 10 релизиндеги Intel Arria® 17.0 GX үчүн OpenCL BSP Floorplan

Максималдуу иштөө жыштыгы боюнча көрсөтмөлөр
Ядролордун максималдуу иштөө жыштыгы (fmax) көбүнчө FPGA ылдамдыгынан көз каранды, анткени көпчүлүк IP мурунтан эле оптималдаштырылышы керек. Бирок, BSP планына жараша кээ бир fmax жоготуулар болушу мүмкүн. Мисалы үчүнample, адатта, BSP өзөк аймагындагы кесүү саны ядро ​​fmax таасир этет.
Төмөнкү сүрөттө көрсөтүлгөндөй, эң жакшы орточо fmax берген эң жакшы негизги үрөндү алуу үчүн:

1. Убакытына туура келген биринчи базалык үрөндү тандоонун ордуна, негизги компиляция боюнча үрөндү сыпыруу жүргүзүңүз.
2. Импорттук компиляцияны аткарыңыз (мурдагы бир нече ядролорду колдонуу мененample designs) бардык өтүүчү база уруктар боюнча.
3. Бардык негизги уруктар үчүн орточо fmax эсептегиле.
4. Эң жогорку орточо fmax берген негизги үрөндү тандаңыз.
   Мыкты орточо fmax менен базалык үрөн BSP менен бошотуу үчүн жакшы талапкер болуп саналат. Эгер сиз сунуш кылынган кадамдардан башка ыкманы колдонууну чечсеңиз, ядрону импорттоо процессинде fmax 5-10% вариацияны байкасаңыз болот.

2-сүрөт. Мыкты негизги үрөндү аныктоо

• Өзөктүн кабат планына чектөөлөрсүз канчалык тез иштей аларын түшүнүү үчүн:
  1. Ядронун жалпак компиляциясын жасап, fmaxты байкаңыз.
  2. Ошол эле ядродо импорттук компиляцияны аткарып, fmaxты байкаңыз.
  3. fmax натыйжаларын салыштырыңыз.
  Кабат планынын чектөөлөрүнөн улам импорт компиляциясы fmax дайыма жалпак компиляция fmaxтан төмөн. Үрөндүн ызы-чуусун болтурбоо үчүн, өзөктү көбүрөөк базалык уруктар менен түзүңүз жана fmax натыйжаларын салыштырып жатканда орточо fmaxты эске алыңыз.
• Эч качан негизги компиляциядан fmax ядросун жалпак же импорттук компиляция менен салыштырбаңыз. Негизги компиляция учурунда ядролук сааттын максаттары жумшартылат, демек, сиз эч качан жакшы натыйжаларды ала албайсыз.
• Негизги же импорттук компиляциядагы ядро ​​саатынын критикалык жолун байкаңыз. Эгер критикалык жол полдун планындагы ядродон статикалык аймакка өтүп жатса, бул критикалык жолду болтурбоо үчүн полдун планын өзгөртүңүз же дагы бир нече негизги уруктарды иштетиңиз.

BSP ресурстарын пайдалануунун натыйжалуулугун баалоо боюнча көрсөтмөлөр

ресурстарды пайдалануу пайызы жогоруtagд, сиздин BSP статикалык аймагында аймакты пайдалануу жакшыраак. Жогорку ресурстарды пайдалануу пайызыtagд ошондой эле ядро ​​аймагы үчүн көбүрөөк ресурстар бар экенин билдирет.
Ресурстарды пайдалануу пайызын эсептөө үчүн төмөнкү кадамдарды аткарыңызtagСиздин BSP боюнча e:

1. FPGAдагы бардык ресурстар үчүн маанилерди Fitter отчетунун Бөлүм статистикасы бөлүмүндө жеткиликтүү top.fit.rpt же base.fit.rpt даректеринен алыңыз.
2. “freeze_wrapper_inst|kernel_system_inst” (ядро аймагы) үчүн маанини алып салуу.

Кеңеш:
Башка ресурстардын баалуулуктарына караганда адаптациялоочу логикалык модулдун (ALM) баалуулуктарына көбүрөөк көңүл буруңуз. ресурстарды пайдалануунун процентин камсыз кылууtagALM үчүн e OpenCL шилтемеси BSPге жакыныраак. Абдан жогорку пайызtage for ALM тыгынга алып келиши мүмкүн, бул компиляция убактысын көбөйтөт жана татаал ядролордо маршруттук тыгындарды киргизет. Бирок, сиз ар дайым статикалык аймактын аянтын көбөйтүп же азайтып, компиляция убактысын жана фмаксты байкай аласыз.
Төмөнкү таблица 10 релизинде Arria ® 17.0 GX түзмөктөрүнүн OpenCL BSP ресурстарын колдонууну чагылдырат.

Таблица 1.
10 релизинде IntelArria 17.0 GX түзмөктөрүнүн OpenCL BSP ресурстарын колдонуу

	Жалпы жеткиликтүү	Ядро үчүн сакталган	BSP үчүн жеткиликтүү	BSP тарабынан колдонулат	0/0
ALM	427200	393800	33400	23818.	71.%
Регистрлер	1708800	1575200	133600	38913	29.%
M2OK	2713	2534	179	134	75.%
DSP	1518	1518	0	0	Жок

Кабат пландоо статикалык аймакта эч кандай DSP блоктору болбогудай кылып аткарылганына көңүл буруңуз.

Документти кайра карап чыгуу тарыхы

Таблица 2.
OpenCL Board колдоо пакети үчүн Intel FPGA SDK документти кайра карап чыгуу тарыхы Floorplan оптималдаштыруу колдонмосу

Дата	Версия	Өзгөрүүлөр
17-август		Алгачкы чыгаруу.

Online котормосу
Пикир жөнөтүү
ID: 683312
АН-824
Версия: 2017.08.08
AN 824: OpenCL™ тактасы үчүн Intel® FPGA SDK
Колдоо пакетинин Floorplan оптималдаштыруу колдонмосу

Документтер / Ресурстар

OpenCL Board колдоо пакетинин Floorplan үчүн intel AN 824 FPGA SDK [pdf] Колдонуучунун колдонмосу OpenCL Board колдоо пакетинин Floorplan үчүн AN 824 FPGA SDK, AN 824, OpenCL Board колдоо пакети үчүн FPGA SDK Floorplan, OpenCL Board колдоо пакети Floorplan, Board колдоо пакети Floorplan, колдоо пакети Floorplan, Пакет Floorplan, Floorplan

Шилтемелер

• User Manual