AN 824 FPGA SDK kanggo Papan OpenCL
Dhukungan Paket Floorplan
Pandhuan pangguna

 Intel® FPGA SDK kanggo OpenCL ™ Board Support Package Floorplan Optimization Guide
Intel/® FPGA SDK kanggo OpenCL™ Board Support Package (BSP) Pandhuan Optimasi Floorplan nyedhiyakake pedoman floorplanning kanggo OpenCL) BSP. Iki uga menehi pandhuan babagan carane sampeyan bisa entuk wiji dhasar kanthi frekuensi operasi maksimal rata-rata paling apik lan ngevaluasi efisiensi panggunaan sumber daya BSP.
Dokumen iki nganggep yen sampeyan wis ngerti konsep OpenCL (2) kaya sing diterangake ing OpenCL Specification versi 1.0 dening Khronos Group.

Alur Kompilasi OpenCL BSP
OpenCL BSP ndhukung jinis alur kompilasi ing ngisor iki:

• Kompilasi datar [–bsp-flow flat]: Nindakake kompilasi rata saka kabeh desain (BSP bebarengan karo hardware sing digawe kernel).
• Base compile [–bsp-flow base]: Nindakake kompilasi dhasar kanthi nggunakake watesan LogicLock saka base.qsf file. Target jam kernel santai supaya hardware BSP luwih bebas kanggo ketemu wektu. Database base.qar digawe kanggo ngreksa hardware BSP, yaiku wilayah statis.
• Impor kompilasi [ ]: Mulihake wektu ditutup wilayah statis saka database base.qar lan compiles mung hardware kui kernel. Iki uga nambah target jam kernel kanggo entuk frekuensi operasi maksimum kernel (fmax) sing paling apik.

Partisi Lantai OpenCL BSP
Rencana lantai OpenCL BSP utamane dipérang dadi rong wilayah ing ngisor iki:

• Wilayah statis: Makili wilayah sing nduweni hardware sing gegandhengan karo BSP sing tetep statis. Wektu ditutup kanggo wilayah iki sajrone kompilasi dhasar. Umumé, tujuane kanggo nyilikake sumber daya chip sing digunakake ing wilayah iki kanggo nutup wektu.
• Wilayah kernel: Makili wilayah konfigurasi ulang parsial (PR) sing dilindhungi undhang-undhang kanggo freeze_wrapper_inst|modul kernel_system_inst, sing ngemot kernel. Umumé, goal punika cadangan sumber daya chip kanggo ombone maksimum kanggo wilayah iki.

1. Intel FPGA SDK kanggo OpenCL adhedhasar Spesifikasi Khronos sing diterbitake, lan wis lulus Proses Pengujian Kesesuaian Khronos. Status kesesuaian saiki bisa ditemokake ing www.khronos.org/conformance.
2. OpenCL lan logo OpenCL minangka merek dagang Apple Inc. lan digunakake kanthi ijin saka Khronos Group™.

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja FPGA lan produk semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan kanggo produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.
* Jeneng lan merek liyane bisa diklaim minangka properti wong liya.

Pedoman kanggo OpenCL BSP Floorplanning

• Diwiwiti kanthi kompilasi sing rata kanggo mangerteni ing ngendi kabeh komponen utama BSP diselehake kanthi alami (utamane blok IP kanthi sambungan I / O kayata PCIe utawa DDR). Nalika ngrancang BSP, sampeyan bisa uga kudu nimbang nggawe pipatagana ing antarane IP kanggo nutup wektu. Sampeyan kudu nglakokake sapuan wiji kompilasi sing rata kanggo ngenali jalur gagal sing terus-terusan, banjur nyoba ndandani.
  Tip: - Tingkat penutupan wektu sing apik liwat sweeps winih kompilasi sing rata bakal duwe kemungkinan luwih dhuwur kanggo nutup wektu kompilasi basis.
  — Yen sampeyan mirsani gagal konsisten ing mm_interconnect* (komponen ditambahake dening Qsys), banjur mbukak Sistem karo Qsys Interconnect viewer lan mirsani kerumitan interconnect gagal. Sampeyan bisa nambah pipelining flipflops ing viewer kanggo nambah wektu. Yen sampeyan isih ora bisa ngatasi masalah kasebut, sampeyan bisa uga kudu ngilangi jalur kritis mm_interconnect * kanthi nambahake jembatan pipa Avalon.
• Sajrone kompilasi dhasar, miwiti LogicLock ing wilayah kernel sing ngemot freeze_wrapper_inst|kernel_system_inst. Tanpa watesan liyane, Intel Quartus Prime bisa nyelehake hardware BSP kanthi bebas ing wilayah statis chip sing isih ana. Gunakake planner kompilasi lan chip sing rata kanggo ngenali ukuran lan lokasi hardware BSP, kayata PCIe lan DDR. Banjur, cadangan wilayah kernel kanthi nggunakake LogicLock nalika ngindhari wilayah kluster utama hardware BSP.
  Tip: Yen kulawarga chip sing digunakake padha karo platform referensi lan yen komponen BSP padha, bisa uga luwih cepet kanggo miwiti karo wilayah LogicLock kanggo freeze_wrapper_inst|kernel_system_inst sing dikirim karo referensi OpenCL BSP lan bisa liwat gagal.
• Sampeyan bisa nambah komponen tambahan ing ngisor iki menyang BSP:
  - bank-bank memori: Yen sampeyan nambah bank-bank memori liyane, sampeyan kudu ngenali I / O lokasi bank wiwit sampeyan bisa uga kudu nambah kreteg pipo kanggo ketemu wektu.
  — Saluran I/O: Sampeyan bisa nambah saluran I/O kayata video, Ethernet, utawa antarmuka serial. Yen sampeyan nambah saluran I / O, sampeyan kudu ngenali lokasi bank I / O amarga sampeyan bisa uga kudu aplikasi wilayah LogicLock anyar kanggo pipelining yen wektu nutup angel.
  Tip: Yen sampeyan kudu nambah jembatan pipa (kanggo example, amarga telat nuntun gedhe nyebabake gagal wektu), banjur nimbang jarak nuntun saka sumber menyang logika tujuan ing chip lan ngeculake sawetara papan sing dilindhungi undhang-undhang kanggo wilayah kernel.
• Tindakake pedoman umum iki nalika ngreksa wilayah LogicLock kanggo kernel:
  - Nyoba kanggo nyelehake kabeh kolom DSP ing kernel_system kajaba dibutuhake dening BSP.
  - Nyoba kanggo cadangan sumber daya liyane kanggo kernel_system.
  - Nyoba kanggo njaga nomer notches ing wilayah kernel kanggo minimal.
  Tokoh ing ngisor iki nggambarake kedudukan sing ditambahake kanggo nyelehake jembatan pipa antarane bank PCIe lan DDR.

Gambar 1. OpenCL BSP Floorplan kanggo Intel Arria® 10 GX ing Rilis 17.0

Pedoman Frekuensi Operasi Maksimal
Frekuensi operasi maksimal (fmax) sing digayuh kernel gumantung saka kacepetan FPGA amarga umume IP kudu dioptimalake. Nanging, bisa uga ana sawetara fmax sing ilang gumantung saka rencana lantai BSP. Kanggo exampNanging, biasane jumlah potong ing wilayah kernel BSP mengaruhi kernel fmax.
Kaya sing digambarake ing gambar ing ngisor iki, kanggo entuk wiji dhasar sing paling apik sing ngasilake fmax rata-rata paling apik:

1. Nindakake sapuan wiji ing kompilasi dhasar tinimbang milih wiji dhasar pisanan sing cocog karo wektu.
2. Nindakake kompilasi impor (kanthi nggunakake sawetara kernel saka example designs) ing kabeh wiji dhasar maringaken.
3. Hitung fmax rata-rata kanggo kabeh wiji dhasar.
4. Pilih wiji dhasar sing ngasilake fmax rata-rata paling dhuwur.
   Wiji dhasar kanthi fmax rata-rata paling apik minangka calon sing apik kanggo diluncurake karo BSP. Yen sampeyan arep ngetutake pendekatan sing beda karo langkah-langkah sing disaranake, sampeyan bisa uga mirsani variasi 5-10% ing fmax proses kompilasi impor kernel.

Gambar 2. Ngenali Wiji Dasar Paling Apik

• Kanggo mangerteni carane cepet kernel bisa mlaku tanpa watesan floorplan:
  1. Nindakake kompilasi warata saka kernel lan mirsani fmax.
  2. Nindakake kompilasi impor ing kernel padha lan mirsani fmax.
  3. Mbandhingake asil fmax.
  Amarga watesan floorplan, ngimpor kompilasi fmax tansah luwih murah tinimbang flat kompilasi fmax. Kanggo ngindhari gangguan wiji, kumpulake kernel kanthi wiji dhasar sing luwih akeh lan nimbang fmax rata-rata nalika mbandhingake asil fmax.
• Aja mbandhingake kernel fmax saka kompilasi dhasar karo kompilasi flat utawa impor. Target jam kernel santai sajrone kompilasi dhasar lan mula, sampeyan ora bakal entuk asil sing apik.
• Mirsani path kritis jam kernel ing kompilasi dhasar utawa impor. Yen path kritis nyabrang saka kernel menyang wilayah statis ing floorplan, ngganti floorplan utawa mbukak sawetara wiji dhasar kanggo ngindhari path kritis iki.

Pedoman Evaluasi Efisiensi Pemanfaatan Sumber Daya BSP

Sing luwih dhuwur persen panggunaan sumber dayatage, luwih apik pemanfaatan area ing area statis BSP sampeyan. Persentase panggunaan sumber daya sing dhuwurtage uga nuduhake manawa luwih akeh sumber daya kasedhiya kanggo wilayah kernel.
Tindakake langkah ing ngisor iki kanggo ngetung persentasi panggunaan sumber dayatage saka BSP sampeyan:

1. Entuk nilai kanggo kabeh sumber daya ing FPGA saka top.fit.rpt utawa base.fit.rpt sing kasedhiya ing bagean Statistik Partisi saka laporan Fitter.
2. Ngurangi nilai kanggo "freeze_wrapper_inst|kernel_system_inst" (wilayah kernel).

Tip:
Fokus luwih ing nilai modul logika adaptif (ALM) tinimbang ing nilai sumber daya liyane. Priksa manawa persentase panggunaan sumber dayatage kanggo ALM luwih cedhak karo referensi OpenCL BSP. Persentase sing dhuwur bangettage kanggo ALM bisa nyebabake kemacetan, sing bisa nambah wektu kompilasi lan ngenalake kemacetan rute ing kernel kompleks. Nanging, sampeyan bisa tansah nambah utawa nyuda area wilayah statis, lan mirsani wektu kompilasi lan fmax.
Tabel ing ngisor iki nggambarake panggunaan sumber OpenCL BSP saka piranti Arria ® 10 GX ing rilis 17.0.

Tabel 1.
Pemanfaatan Sumber Daya OpenCL BSP piranti IntelArria 10 GX ing Rilis 17.0

	Total kasedhiya	Reserved kanggo Kernel	Kasedhiya kanggo BSP	Digunakake dening BSP	0/0
ALM	427200	393800	33400	23818.	71%
Ndhaptar	1708800	1575200	133600	38913	29%
M2OK	2713	2534	179	134	75%
DSP	1518	1518	0	0	N/A

Elinga yen tata lantai ditindakake kanthi cara supaya wilayah statis ora duwe blok DSP.

Riwayat Revisi Dokumen

Tabel 2.
Riwayat Revisi Dokumen Intel FPGA SDK kanggo OpenCL Board Support Package Floorplan Optimization Guide

Tanggal	Versi	Owah-owahan
Agustus-17		Rilis wiwitan.

Versi Online
Kirimi Umpan Balik
Nomer Kode : 683312
AN-824
Versi: 2017.08.08
AN 824: Intel® FPGA SDK kanggo Papan OpenCL™
Dhukungan Paket Floorplan Optimization Guide

Dokumen / Sumber Daya

intel AN 824 FPGA SDK kanggo OpenCL Papan Dhukungan Paket Floorplan [pdf] Pandhuan pangguna AN 824 FPGA SDK kanggo OpenCL Board Support Package Floorplan, AN 824, FPGA SDK kanggo OpenCL Board Support Package Floorplan, OpenCL Board Support Package Floorplan, Board Support Package Floorplan, Support Package Floorplan, Paket Floorplan, Floorplan

Referensi

• Manual pangguna