اوپن سي ايل بورڊ لاءِ AN 824 FPGA SDK
سپورٽ پيڪيج فلور پلان
استعمال ڪندڙ ھدايت

 Intel® FPGA SDK لاءِ OpenCL ™ بورڊ سپورٽ پيڪيج فلور پلان آپٽمائيزيشن گائيڊ
Intel/® FPGA SDK for OpenCL™ بورڊ سپورٽ پيڪيج (BSP) فلور پلان آپٽمائيزيشن گائيڊ مهيا ڪري ٿي فلور پلاننگ گائيڊ لائينون OpenCL) BSP لاءِ. اهو پڻ هدايت ڪري ٿو ته توهان ڪيئن حاصل ڪري سگهو ٿا بنيادي ٻج کي بهترين اوسط وڌ ۾ وڌ آپريٽنگ فریکوئنسي سان ۽ جائزو وٺو BSP وسيلن جي استعمال جي ڪارڪردگي.
هي دستاويز فرض ڪري ٿو ته توهان OpenCL(2) تصورن کان واقف آهيو جيئن Khronos Group پاران OpenCL Specification ورجن 1.0 ۾ بيان ڪيو ويو آهي.

OpenCL BSP تاليف جي وهڪري
OpenCL BSP هيٺين قسمن جي گڏ ڪرڻ واري وهڪري کي سپورٽ ڪري ٿو:

• فليٽ مرڪب [-bsp-flow flat]: پوري ڊيزائن جو هڪ فليٽ ڪمپليشن انجام ڏئي ٿو (BSP سان گڏ ڪرنل ٺاهيل هارڊويئر).
• بنيادي ٺاھ جوڙ [-bsp-flow base]: base.qsf مان LogicLock پابنديون استعمال ڪندي ھڪڙي بنيادي تاليف کي انجام ڏئي ٿو file. ڪرنل ڪلاڪ ٽارگيٽ آرام سان آهي ته جيئن BSP هارڊويئر کي وقت ملڻ جي وڌيڪ آزادي آهي. بي ايس پي هارڊويئر کي محفوظ ڪرڻ لاءِ هڪ base.qar ڊيٽابيس ٺاهي وئي آهي، جيڪو جامد علائقو آهي.
• امپورٽ مرتب [ ]: بيس.qar ڊيٽابيس مان ٽائمنگ بند ٿيل جامد علائقي کي بحال ڪري ٿو ۽ صرف ڪرنل ٺاهيل هارڊويئر کي گڏ ڪري ٿو. اھو بھترين ڪرنل وڌ ۾ وڌ آپريٽنگ فریکوئنسي (fmax) حاصل ڪرڻ لاءِ ڪرنل ڪلاڪ ٽارگيٽ پڻ وڌائي ٿو.

OpenCL BSP فلورپلان ورهاڱي
OpenCL BSP فلورپلان بنيادي طور تي هيٺين ٻن علائقن ۾ ورهايل آهي:

• جامد علائقو: بي ايس پي سان لاڳاپيل هارڊويئر واري علائقي جي نمائندگي ڪري ٿو جيڪو جامد رهي ٿو. بنيادي تاليف دوران هن علائقي لاء وقت بند ڪيو ويو آهي. عام طور تي، مقصد اهو آهي ته هن علائقي طرفان استعمال ٿيل چپ وسيلن کي گھٽائڻ لاء وقت بند ڪرڻ لاء.
• ڪنييل علائقو: جزوي ريڪنفيگريشن (PR) علائقي جي نمائندگي ڪري ٿو جيڪو freeze_wrapper_inst|kernel_system_inst ماڊل لاءِ محفوظ آهي، جنهن ۾ ڪنيل شامل آهي. عام طور تي، مقصد هن علائقي لاءِ وڌ ۾ وڌ حد تائين چپ وسيلن کي محفوظ ڪرڻ آهي.

1. OpenCL لاءِ Intel FPGA SDK شايع ٿيل Khronos Specification تي ٻڌل آهي، ۽ Khronos Conformance Testing Process کي پاس ڪري چڪو آهي. موجوده مطابقت واري صورتحال تي ڳولي سگھجي ٿو www.khronos.org/conformance.
2. OpenCL ۽ OpenCL لوگو Apple Inc. جا ٽريڊ مارڪ آھن ۽ Khronos Group™ جي اجازت سان استعمال ٿيل آھن.

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن.
* ٻيا نالا ۽ برانڊ ٻين جي ملڪيت جي طور تي دعوي ڪري سگھن ٿا.

OpenCL BSP فلور پلاننگ لاءِ ھدايتون

• سمجھڻ لاءِ فليٽ ڪمپليشن سان شروع ڪريو جتي BSP جا سڀ مکيه حصا قدرتي طور تي رکيا وڃن ٿا (خاص طور تي IP بلاڪ I/O ڪنيڪشن سان گڏ جيئن ته PCIe يا DDR). BSP کي ڊزائين ڪرڻ دوران، توھان کي پائپ لائن قائم ڪرڻ تي غور ڪرڻو پوندوtagوقت بند ڪرڻ لاءِ IPs جي وچ ۾. توھان کي پھريون ڀيرو ھلڻ گھرجي ھڪڙي فليٽ ڪمپائل سيڊ سوائپ کي سڃاڻڻ لاءِ بار بار ناڪام ٿيڻ واري رستن کي، ۽ پوءِ انھن کي درست ڪرڻ جي ڪوشش ڪريو.
  ترڪيب: - فليٽ ڪمپائل سيڊ سويپس تي سٺي وقت بند ٿيڻ جي شرح بنيادي ڪمپائل ٽائيمنگ کي بند ڪرڻ جا وڌيڪ موقعا هوندا.
  - جيڪڏهن توهان mm_interconnect* (Qsys پاران شامل ڪيل جزو) ۾ مسلسل ناڪامي جو مشاهدو ڪيو، ته پوءِ سسٽم کي کوليو Qsys Interconnect سان viewer ۽ ناڪام ٿيڻ واري رابطي جي پيچيدگي جو مشاهدو ڪريو. توھان پائپ لائننگ فلپ فلپس شامل ڪري سگھو ٿا viewوقت کي بهتر ڪرڻ لاء. جيڪڏهن توهان اڃا تائين مسئلي کي حل نه ڪري سگهو ٿا، توهان کي شايد ٽوڙڻو پوندو mm_interconnect * نازڪ رستو Avalon پائپ لائن پل شامل ڪندي.
• بنيادي تاليف دوران، شروع ڪريو LogicLock تي ڪنييل علائقي تي مشتمل آھي freeze_wrapper_inst|kernel_system_inst. ڪنهن ٻئي پابندين سان، Intel Quartus Prime بي ايس پي هارڊويئر کي چپ جي باقي جامد علائقي ۾ آزاديءَ سان رکي سگهي ٿو. بي ايس پي هارڊويئر جي سائيز ۽ جڳھ کي سڃاڻڻ لاءِ فليٽ مرڪب ۽ چپ پلانر استعمال ڪريو، جهڙوڪ PCIe ۽ DDR. ان کان پوء، بي ايس پي هارڊويئر جي مکيه ڪلستر ٿيل علائقن کان بچڻ دوران LogicLock استعمال ڪندي ڪرنل علائقي کي محفوظ ڪريو.
  ترڪيب: جيڪڏهن استعمال ٿيل چپ خاندان ساڳيو آهي ريفرنس پليٽ فارم ۽ جيڪڏهن BSP جا حصا ساڳيا آهن، اهو ٿي سگهي ٿو LogicLock علائقن سان شروع ڪرڻ لاءِ freeze_wrapper_inst|kernel_system_inst جيڪو OpenCL حوالي BSP سان موڪليو ويو آهي ۽ ناڪامين جي ذريعي ڪم ڪري ٿو.
• توھان پنھنجي BSP ۾ ھيٺيون اضافي اجزاء شامل ڪري سگھو ٿا:
  — ميموري بئنڪون: جيڪڏهن توهان وڌيڪ ميموري بئنڪ شامل ڪريو ٿا، توهان کي I/O بئنڪ جي جڳهه جي سڃاڻپ ڪرڻ گهرجي ڇو ته توهان کي وقت ملڻ لاءِ پائپ لائن پل شامل ڪرڻ جي ضرورت پوندي.
  - I/O چينلز: توھان شامل ڪري سگھو ٿا I/O چينلز جھڙوڪ وڊيو، ايٿرنيٽ، يا سيريل انٽرفيس. جيڪڏهن توهان I/O چينلز شامل ڪريو ٿا، توهان کي I/O بئنڪ جي جڳهه جي سڃاڻپ ڪرڻ گهرجي ڇو ته توهان کي پائپ لائننگ لاءِ نوان LogicLock علائقا لاڳو ڪرڻ گهرجن جيڪڏهن بند ڪرڻ جو وقت مشڪل آهي.
  ھدايت: جيڪڏھن توھان کي پائپ لائن پل شامل ڪرڻ جي ضرورت آھي (مثال طورample، وڏي رستي جي دير جي ڪري ٽائمنگ ناڪامي جو سبب بڻجن ٿا)، پوءِ چپ ۾ ماخذ کان منزل جي منطق تائين رستي جي فاصلي تي غور ڪريو ۽ ڪنيل علائقي لاءِ مخصوص ڪيل ڪجهه جاءِ ڇڏي ڏيو.
• انھن عام ھدايتن تي عمل ڪريو جڏھن LogicLock علائقن کي ڪنيل لاءِ محفوظ ڪريو:
  - ڪوشش ڪريو سڀني ڊي ايس پي ڪالمن کي kernel_system ۾ رکڻ جي جيستائين BSP جي ضرورت نه هجي.
  - kernel_system لاءِ وڌيڪ وسيلا محفوظ ڪرڻ جي ڪوشش ڪريو.
  - ڪرنل علائقي ۾ نشانن جو تعداد گھٽ ۾ گھٽ رکڻ جي ڪوشش ڪريو.
  هيٺ ڏنل انگن اکرن کي ڏيکاري ٿو جيڪو PCIe ۽ DDR بينڪ جي وچ ۾ پائپ لائن پل کي رکڻ لاء شامل ڪيو ويو.

شڪل 1. 10 رليز ۾ Intel Arria® 17.0 GX لاءِ OpenCL BSP فلور پلان

وڌ ۾ وڌ آپريٽنگ فریکوئنسي لاءِ ھدايتون
وڌ ۾ وڌ آپريٽنگ فریکوئنسي (fmax) حاصل ڪيل ڪرنل گهڻو ڪري FPGA رفتار تي منحصر آهي ڇاڪاڻ ته اڪثر IPs کي اڳ ۾ ئي بهتر ڪيو وڃي. جڏهن ته، بي ايس پي فلورپلان جي لحاظ سان ڪجهه fmax وڃائي سگھي ٿي. مثال طورampلي، عام طور تي بي ايس پي جي ڪنييل علائقي ۾ ڪٽ آئوٽ جو تعداد ڪنيل fmax کي متاثر ڪري ٿو.
جيئن هيٺ ڏنل انگن اکرن ۾ بيان ڪيو ويو آهي، بهترين بنيادي ٻج حاصل ڪرڻ لاء جيڪو بهترين اوسط fmax حاصل ڪري ٿو:

1. پهرين بنيادي ٻج کي چونڊڻ جي بجاءِ بنيادي ڪمپليشن تي ٻج کي ڇڪيو جيڪو وقت تي پورو لهي.
2. درآمد جي تاليف کي انجام ڏيو (اڳ کان ڪجھ ڪنيلز استعمال ڪنديample designs) سڀني گذرندڙ بنيادي ٻج تي.
3. سڀني بنيادي ٻج لاء اوسط fmax حساب ڪريو.
4. بنيادي ٻج چونڊيو جيڪو حاصل ڪري ٿو سڀ کان وڌيڪ اوسط fmax.
   بهترين اوسط fmax سان بنيادي ٻج BSP سان ڇڏڻ لاء سٺو اميدوار آهي. جيڪڏهن توهان تجويز ڪيل قدمن کان مختلف طريقي جي پيروي ڪرڻ جو فيصلو ڪيو ٿا، توهان شايد 5-10٪ تبديلي جو مشاهدو ڪري سگھو ٿا ڪرنيل درآمد جي تاليف جي عمل جي fmax ۾.

شڪل 2. بھترين بنيادي ٻج جي سڃاڻپ

• سمجھڻ لاءِ ته ڪھڙو تيزيءَ سان ھلائي سگھي ٿو بغير فلور پلان جي پابندين کان:
  1. ڪرنل جي فليٽ تاليف کي انجام ڏيو ۽ fmax جو مشاهدو ڪريو.
  2. ساڳي ڪرنل تي هڪ درآمدي تاليف انجام ڏيو ۽ fmax جو مشاهدو ڪريو.
  3. fmax نتيجن جي ڀيٽ ڪريو.
  فلور پلان جي پابندين جي ڪري، امپورٽ مرتب fmax هميشه فليٽ کمپائل fmax کان گهٽ آهي. ٻج جي شور کان بچڻ لاءِ، ڪنيل کي وڌيڪ بنيادي ٻج سان گڏ ڪريو ۽ fmax نتيجن جي مقابلي ۾ سراسري fmax تي غور ڪريو.
• ڪڏھن ڪڏھن ڪڏھن نه ڪڏھن ڪڏھن ڪڏھن ڪڏھن ڪڏھن ڪڏھن ڪڏھن ڪڏھن ڪڏھن ڪڏھن بيس ڪمپليشن مان فليٽ يا امپورٽ ڪمپليشن سان. ڪرنل گھڙي جا هدف بنيادي تاليف دوران آرام سان آھن ۽ تنھنڪري، توھان ڪڏھن به سٺا نتيجا حاصل نه ڪندا.
• بيس يا امپورٽ ڪمپليشن ۾ ڪرنل ڪلاڪ نازڪ رستو ڏسو. جيڪڏهن نازڪ رستو فرش پلان ۾ ڪرنل کان جامد علائقي ڏانهن وڃي رهيو آهي، فرش پلان کي تبديل ڪريو يا هن نازڪ رستي کان بچڻ لاءِ ڪجهه وڌيڪ بنيادي ٻج هلايو.

BSP وسيلن جي استعمال جي ڪارڪردگي جو جائزو وٺڻ لاء هدايتون

وڌيڪ وسيلن جي استعمال جو سيڪڙوtagاي، توهان جي بي ايس پي جي جامد علائقي ۾ علائقي جي استعمال کي بهتر. هڪ اعلي وسيلن جي استعمال جو سيڪڙوtage اهو پڻ ظاهر ڪري ٿو ته وڌيڪ وسيلا موجود آهن ڪنييل علائقي لاءِ.
وسيلن جي استعمال جو سيڪڙو ڳڻڻ لاءِ ھيٺ ڏنل قدمن تي عمل ڪريوtagتوهان جي BSP جو اي:

1. FPGA ۾ سڀني وسيلن لاءِ قيمتون حاصل ڪريو top.fit.rpt يا base.fit.rpt کان فيٽر رپورٽ جي ورهاڱي واري شماريات سيڪشن تحت دستياب.
2. "freeze_wrapper_inst|kernel_system_inst" (ڪنيل علائقو) لاءِ قدر ڪٽايو.

ترڪيب:
ٻين وسيلن جي قدرن جي ڀيٽ ۾ adaptive logic module (ALM) جي قدرن تي وڌيڪ ڌيان ڏيو. پڪ ڪريو ته وسيلن جي استعمال جو سيڪڙوtage ALM لاءِ OpenCL حوالي BSP جي ويجھو آھي. هڪ تمام اعلي سيڪڙوtage ALM لاءِ شايد ڪنجيشن جو سبب بڻجي سگھي ٿو، جيڪو ڪمپليشن جو وقت وڌائي سگھي ٿو ۽ پيچيده ڪنلن ۾ روٽنگ ڪنجيشن متعارف ڪرائي سگھي ٿو. تنهن هوندي، توهان هميشه جامد علائقي جي علائقي کي وڌائي يا گهٽائي سگهو ٿا، ۽ تاليف جي وقت ۽ fmax کي ڏسو.
هيٺ ڏنل جدول 10 رليز ۾ آرريا ® 17.0 GX ڊوائيسز جي OpenCL BSP وسيلن جي استعمال کي ظاهر ڪري ٿو.

ٽيبل 1.
10 رليز ۾ IntelArria 17.0 GX ڊوائيسز جو OpenCL BSP وسيلن جو استعمال

	مجموعي طور تي دستياب	ڪرنل لاءِ رکيل	BSP لاءِ دستياب آهي	BSP پاران استعمال ٿيل	0/0
ALM	427200	393800	33400	23818.	71.٪
رجسٽر	1708800	1575200	133600	38913	29.٪
M2OK	2713	2534	179	134	75.٪
ڊي ايس پي	1518	1518	0	0	N/A

مشاهدو ڪيو ته فلور پلاننگ اهڙي طريقي سان ڪئي وئي آهي ته جامد علائقي ۾ ڪو به ڊي ايس پي بلاڪ نه هوندو.

دستاويز جي نظرثاني جي تاريخ

ٽيبل 2.
دستاويز جي نظرثاني جي تاريخ Intel FPGA SDK لاءِ OpenCL بورڊ سپورٽ پيڪيج فلور پلان آپٽمائيزيشن گائيڊ

تاريخ	نسخو	تبديليون
آگسٽ - 17		شروعاتي ڇڏڻ.

آن لائين ورجن
موٽ موڪليو
ID: 683312
AN-824
نسخو: 2017.08.08
AN 824: OpenCL™ بورڊ لاءِ Intel® FPGA SDK
سپورٽ پيڪيج فلور پلان آپٽمائيزيشن گائيڊ

دستاويز / وسيلا

Intel AN 824 FPGA SDK OpenCL بورڊ سپورٽ پيڪيج فلور پلان لاءِ [pdf] استعمال ڪندڙ ھدايت اوپن سي ايل بورڊ سپورٽ پيڪيج فلور پلان لاءِ AN 824 FPGA SDK، AN 824، FPGA SDK for OpenCL بورڊ سپورٽ پيڪيج فلور پلان، OpenCL بورڊ سپورٽ پيڪيج فلور پلان، بورڊ سپورٽ پيڪيج فلور پلان، سپورٽ پيڪيج فلور پلان، FPGA SDK، FPGA SDK.

حوالو

• استعمال ڪندڙ دستي