OpenCL ဘုတ်အဖွဲ့အတွက် 824 FPGA SDK
Package Floorplan ကို ပံ့ပိုးပါ။
အသုံးပြုသူလမ်းညွှန်

 Intel® FPGA SDK အတွက် OpenCL™ Board Support Package Floorplan ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း လမ်းညွှန်
OpenCL™ Board Support Package (BSP) Floorplan Optimization Guide အတွက် Intel/® FPGA SDK သည် OpenCL) BSP အတွက် floorplanning လမ်းညွှန်ချက်များကို ပေးပါသည်။ ၎င်းသည် အကောင်းဆုံး ပျမ်းမျှ အများဆုံး လည်ပတ်မှုကြိမ်နှုန်းဖြင့် အခြေခံမျိုးစေ့ကို သင်မည်ကဲ့သို့ ရရှိနိုင်ပုံအပေါ် လမ်းညွှန်ချက် ပေးထားပြီး BSP အရင်းအမြစ် အသုံးချမှု ထိရောက်မှုကို အကဲဖြတ်ပါသည်။
Khronos Group မှ OpenCL Specification ဗားရှင်း 2 တွင် ဖော်ပြထားသည့်အတိုင်း OpenCL(1.0) အယူအဆများနှင့် ရင်းနှီးသည်ဟု ဤစာတမ်းက ယူဆသည်။

OpenCL BSP Compilation Flow
OpenCL BSP သည် အောက်ပါ compile flow အမျိုးအစားများကို ပံ့ပိုးပေးသည်-

• Flat compile [–bsp-flow flat]- ဒီဇိုင်းတစ်ခုလုံး၏ အပြားလိုက်စုစည်းမှုကို လုပ်ဆောင်သည် (BSP သည် kernel ထုတ်လုပ်ထားသော ဟာ့ဒ်ဝဲနှင့်အတူ)။
• Base compile [–bsp-flow base]- base.qsf မှ LogicLock ကန့်သတ်ချက်များကို အသုံးပြု၍ အခြေခံစုစည်းမှုကို လုပ်ဆောင်သည် file. kernel နာရီပစ်မှတ်ကို ဖြေလျှော့ထားသောကြောင့် BSP ဟာ့ဒ်ဝဲသည် အချိန်နှင့်ကိုက်ညီရန် ပိုမိုလွတ်လပ်မှုရှိသည်။ static ဒေသဖြစ်သည့် BSP ဟာ့ဒ်ဝဲကို ထိန်းသိမ်းရန်အတွက် base.qar ဒေတာဘေ့စ်ကို ဖန်တီးထားသည်။
• တင်သွင်း compile [ ]- အချိန်ကိုက်ပိတ်ထားသော အငြိမ်ဒေသကို base.qar ဒေတာဘေ့စ်မှ ပြန်လည်ရယူပြီး kernel ထုတ်ပေးသည့် ဟာ့ဒ်ဝဲကိုသာ စုစည်းသည်။ ၎င်းသည် အကောင်းဆုံး kernel အမြင့်ဆုံးလည်ပတ်မှုအကြိမ်ရေ (fmax) ကိုရရှိရန် kernel နာရီပစ်မှတ်ကိုလည်း တိုးစေသည်။

OpenCL BSP Floorplan Partition
OpenCL BSP ကြမ်းခင်းအစီအစဉ်ကို အဓိကအားဖြင့် အောက်ပါဒေသနှစ်ခုသို့ ပိုင်းခြားထားသည်။

• တည်ငြိမ်သောဒေသ- တည်ငြိမ်သော BSP ဆက်စပ် ဟာ့ဒ်ဝဲ ပါရှိသည့် ဒေသကို ကိုယ်စားပြုသည်။ အခြေခံစုစည်းမှုအတွင်း ဤဒေသအတွက် အချိန်ကို ပိတ်ထားသည်။ ယေဘူယျအားဖြင့်၊ ပန်းတိုင်သည် အချိန်ပိတ်ရန်အတွက် ဤဒေသမှအသုံးပြုသော ချစ်ပ်အရင်းအမြစ်များကို လျှော့ချရန်ဖြစ်သည်။
• Kernel ဒေသ- kernel ပါရှိသော freeze_wrapper_inst|kernel_system_inst module အတွက် သီးသန့်ထားသော တစ်စိတ်တစ်ပိုင်း ပြန်လည်ဖွဲ့စည်းမှု (PR) ဒေသကို ကိုယ်စားပြုသည်။ ယေဘုယျအားဖြင့်၊ ရည်မှန်းချက်မှာ ဤဒေသအတွက် အမြင့်ဆုံးအတိုင်းအတာအထိ chip အရင်းအမြစ်များကို သိုလှောင်ရန်ဖြစ်သည်။

1. OpenCL အတွက် Intel FPGA SDK သည် ထုတ်ဝေထားသော Khronos Specification ပေါ်တွင် အခြေခံထားပြီး Khronos Conformance Testing Process ကို ကျော်ဖြတ်ခဲ့သည်။ လက်ရှိ လိုက်လျောညီထွေမှု အခြေအနေကို မှာ တွေ့နိုင်ပါတယ်။ www.khronos.org/conformance.
2. OpenCL နှင့် OpenCL လိုဂိုများသည် Apple Inc. ၏ ကုန်အမှတ်တံဆိပ်များဖြစ်ပြီး Khronos Group™ ၏ ခွင့်ပြုချက်ဖြင့် အသုံးပြုသည်။

Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်ကိုလက်ဝယ်ထားသည်။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိသတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း အသိပေးခြင်းမရှိဘဲ မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အပြောင်းအလဲလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသည့် တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။
*အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။

OpenCL BSP Floorplaning အတွက် လမ်းညွှန်ချက်များ

• BSP ၏ အဓိက အစိတ်အပိုင်းအားလုံးကို သဘာဝကျကျ နေရာချသည့်နေရာတွင် နားလည်ရန် အပြားလိုက်စုစည်းမှုဖြင့် စတင်ပါ (အထူးသဖြင့် PCIe သို့မဟုတ် DDR ကဲ့သို့သော I/O ချိတ်ဆက်မှုများဖြင့် IP ပိတ်ဆို့ခြင်း)။ BSP ကို ​​ဒီဇိုင်းဆွဲနေစဉ်တွင်၊ သင်သည် ပိုက်လိုင်းကို ထူထောင်ရန် စဉ်းစားရပေမည်။tagအနီးကပ်အချိန်ကိုက်ရန် IPs များကြားတွင်ရှိသည်။ ထပ်တလဲလဲ ပျက်ကွက်နေသော လမ်းကြောင်းများကို ရှာဖွေဖော်ထုတ်ရန် ပြားချပ်ချပ်မျိုးစေ့ကို သုတ်သင်ရှင်းလင်းရန် ဦးစွာ လုပ်ဆောင်သင့်ပြီး ၎င်းတို့ကို ပြုပြင်ရန် ကြိုးစားပါ။
  အကြံပြုချက်- — ပြားချပ်ချပ်မျိုးစေ့များကို စုစည်းမှုထက် ကောင်းမွန်သော အချိန်ပိတ်နှုန်းသည် အခြေခံ compile time ကို ပိတ်ရန် အခွင့်အလမ်းပိုများသည်။
  — mm_interconnect* တွင် တစ်သမတ်တည်း ပျက်ကွက်မှုများကို သင်တွေ့ရှိပါက (Qsys မှ ထည့်ထားသော အစိတ်အပိုင်း)၊ ထို့နောက် Qsys Interconnect ဖြင့် System ကိုဖွင့်ပါ။ viewer နှင့်ပျက်ကွက်အပြန်အလှန်ဆက်သွယ်မှု၏ရှုပ်ထွေးမှုကိုစောင့်ကြည့်ပါ။ ပိုက်လိုင်းဆွဲထားသော flipflops များကို သင်ထည့်နိုင်သည်။ viewer အချိန်ကိုတိုးတက်စေပါသည်။ အကယ်၍ သင်သည် ပြဿနာကို မဖြေရှင်းနိုင်သေးပါက၊ Avalon ပိုက်လိုင်းတံတားများကို ထည့်သွင်းခြင်းဖြင့် mm_interconnect* အရေးပါသောလမ်းကြောင်းကို ချိုးဖျက်ရပေမည်။
• အခြေခံစုစည်းမှုအတွင်း၊ freeze_wrapper_inst|kernel_system_inst ပါရှိသော kernel ဒေသရှိ LogicLock ဖြင့် စတင်ပါ။ အခြားကန့်သတ်ချက်များမရှိဘဲ၊ Intel Quartus Prime သည် ချစ်ပ်၏ကျန်ရှိသောတည်ငြိမ်သောဒေသတွင် BSP ဟာ့ဒ်ဝဲကို လွတ်လွတ်လပ်လပ်ထားနိုင်သည်။ PCIe နှင့် DDR ကဲ့သို့သော BSP ဟာ့ဒ်ဝဲ၏ အရွယ်အစားနှင့် တည်နေရာကို ခွဲခြားသတ်မှတ်ရန် flat compile နှင့် chip planner ကို အသုံးပြုပါ။ ထို့နောက်၊ BSP ဟာ့ဒ်ဝဲ၏ အဓိကအစုအဝေးနေရာများကို ရှောင်ရှားနေစဉ် LogicLock ကိုအသုံးပြုခြင်းဖြင့် kernel ဧရိယာကို သိမ်းဆည်းပါ။
  အကြံပြုချက်- အသုံးပြုထားသော ချစ်ပ်မိသားစုသည် ရည်ညွှန်းပလပ်ဖောင်းနှင့် တူညီပါက၊ BSP အစိတ်အပိုင်းများသည် ဆင်တူပါက၊ OpenCL ရည်ညွှန်း BSP ဖြင့် ပေးပို့ထားသော freeze_wrapper_inst|kernel_system_inst အတွက် LogicLock ဒေသများနှင့် စတင်ရန် ပိုမိုမြန်ဆန်လာနိုင်ပါသည်။
• သင်၏ BSP တွင် အောက်ပါနောက်ထပ်အစိတ်အပိုင်းများကို သင်ထည့်သွင်းနိုင်သည်-
  — မန်မိုရီဘဏ်များ- အကယ်၍ သင်သည် မန်မိုရီဘဏ်များကို ထပ်ထည့်ပါက၊ သင်သည် အချိန်နှင့်ကိုက်ညီစေရန် ပိုက်လိုင်းတံတားများကို ထည့်ရန်လိုအပ်နိုင်သောကြောင့် I/O ဘဏ်တည်နေရာကို ခွဲခြားသတ်မှတ်သင့်ပါသည်။
  — I/O ချန်နယ်များ- ဗီဒီယို၊ Ethernet သို့မဟုတ် အမှတ်စဉ် မျက်နှာပြင်များကဲ့သို့သော I/O ချန်နယ်များကို သင်ထည့်သွင်းနိုင်သည်။ အကယ်၍ သင်သည် I/O ချန်နယ်များကို ပေါင်းထည့်ပါက၊ ပိတ်ချိန်ခက်ခဲပါက ပိုက်လိုင်းဖွင့်ရန် LogicLock ဒေသအသစ်ကို သင်အသုံးပြုရန် လိုအပ်နိုင်သောကြောင့် I/O ဘဏ်တည်နေရာကို ခွဲခြားသတ်မှတ်သင့်ပါသည်။
  အကြံပြုချက်- ပိုက်လိုင်းတံတားများ ထည့်ရန် လိုအပ်ပါက (ဥပမာample၊ ကြီးမားသော လမ်းကြောင်းပေါ်တွင် နှောင့်နှေးမှုများကြောင့် အချိန်ကိုက်ပျက်ကွက်မှုများ ဖြစ်စေသည်) ထို့နောက် ချစ်ပ်ရှိ ရင်းမြစ်မှ ဦးတည်ရာသို့ ဦးတည်ရာသို့ လမ်းကြောင်းပြောင်းခြင်း အကွာအဝေးကို သုံးသပ်ပြီး kernel ဒေသအတွက် သီးသန့်နေရာအချို့ကို ထုတ်ပေးပါ။
• kernel အတွက် LogicLock ဒေသများကို ကြိုတင်စာရင်းသွင်းထားသည့်အခါ ဤအထွေထွေလမ်းညွှန်ချက်များကို လိုက်နာပါ-
  — BSP မှမလိုအပ်ဘဲ kernel_system တွင် DSP ကော်လံများအားလုံးကို နေရာချရန် ကြိုးစားပါ။
  — kernel_system အတွက် နောက်ထပ်အရင်းအမြစ်များကို သိမ်းဆည်းရန် ကြိုးစားပါ။
  - kernel ဒေသရှိ notches အရေအတွက်ကို အနည်းဆုံးဖြစ်အောင် ကြိုးစားပါ။
  အောက်ဖော်ပြပါပုံသည် PCIe နှင့် DDR ဘဏ်ကြားတွင် ပိုက်လိုင်းတံတားတစ်ခုထားရှိရန် ထည့်သွင်းထားသည့် notch တစ်ခုကို သရုပ်ဖော်ထားသည်။

ပုံ 1. 10 ဖြန့်ချိမှုတွင် Intel Arria® 17.0 GX အတွက် OpenCL BSP Floorplan

အများဆုံး လည်ပတ်နှုန်းအတွက် လမ်းညွှန်ချက်များ
kernels မှရရှိသော အမြင့်ဆုံးလည်ပတ်မှုအကြိမ်ရေ (fmax) သည် FPGA အမြန်နှုန်းပေါ်တွင် များစွာမူတည်နေသောကြောင့် IP အများစုကို အကောင်းဆုံးဖြစ်အောင်ပြုလုပ်ထားပြီးဖြစ်သည်။ သို့သော် BSP floorplan ပေါ်မူတည်၍ fmax ဆုံးရှုံးမှုအချို့ရှိနိုင်သည်။ ဟောင်းအတွက်ampများသောအားဖြင့် BSP ၏ kernel ဒေသရှိ ဖြတ်တောက်မှုအရေအတွက်သည် kernel fmax ကို သက်ရောက်မှုရှိသည်။
အောက်ပါပုံတွင် ပြထားသည့်အတိုင်း၊ အကောင်းဆုံးပျမ်းမျှ fmax အထွက်နှုန်းရှိသော အကောင်းဆုံးအခြေခံမျိုးစေ့ကို ရယူရန်-

1. အချိန်နှင့်ကိုက်ညီသော ပထမအခြေခံမျိုးစေ့ကိုရွေးချယ်မည့်အစား အရင်းစုစည်းမှုတွင် မျိုးစေ့များကို သုတ်သင်ရှင်းလင်းပါ။
2. သွင်းကုန်စုစည်းမှု (ex မှ kernels အနည်းငယ်ကို အသုံးပြု၍ တင်သွင်းပါ။ample ဒီဇိုင်းများ) ဖြတ်သန်းသွားသော အခြေခံအစေ့များအားလုံးတွင်။
3. အခြေခံမျိုးစေ့အားလုံးအတွက် ပျမ်းမျှ fmax ကိုတွက်ချက်ပါ။
4. အမြင့်ဆုံးပျမ်းမျှ fmax အထွက်နှုန်းရှိသော အခြေခံမျိုးစေ့ကို ရွေးပါ။
   အကောင်းဆုံးပျမ်းမျှ fmax ပါသော အခြေခံမျိုးစေ့သည် BSP ဖြင့် ထုတ်ဝေရန်အတွက် ကောင်းမွန်သော ကိုယ်စားလှယ်လောင်းဖြစ်သည်။ အကြံပြုထားသည့်အဆင့်များထက် ကွဲပြားသောချဉ်းကပ်မှုတစ်ခုကို လိုက်နာရန် ဆုံးဖြတ်ပါက၊ kernel တင်သွင်းမှုစုစည်းမှုလုပ်ငန်းစဉ်၏ fmax တွင် 5-10% ကွဲလွဲမှုကို သတိပြုမိနိုင်ပါသည်။

ပုံ 2။ အကောင်းဆုံးအခြေခံမျိုးစေ့ကို ခွဲခြားသတ်မှတ်ခြင်း။

• floorplan ကန့်သတ်ချက်များမရှိဘဲ kernel မည်မျှမြန်မြန်လည်ပတ်နိုင်သည်ကို နားလည်ရန်-
  1. kernel ကို အပြားလိုက်စုစည်းပြီး fmax ကို စောင့်ကြည့်ပါ။
  2. တူညီသော kernel ပေါ်တွင် တင်သွင်းမှုစုစည်းမှုကို လုပ်ဆောင်ပြီး fmax ကို စောင့်ကြည့်ပါ။
  3. fmax ရလဒ်များကို နှိုင်းယှဉ်ပါ။
  floorplan ကန့်သတ်ချက်များကြောင့်၊ import compile fmax သည် flat compile fmax ထက် အမြဲနိမ့်ပါသည်။ မျိုးစေ့ဆူညံမှုကို ရှောင်ရှားရန်၊ kernel ကို အခြေခံအစေ့များဖြင့် စုစည်းပြီး fmax ရလဒ်များကို နှိုင်းယှဉ်စဉ်တွင် ပျမ်းမျှ fmax ကို ထည့်သွင်းစဉ်းစားပါ။
• အခြေခံစုစည်းမှုမှ kernel fmax ကို flat သို့မဟုတ် import compilation နှင့် မနှိုင်းယှဉ်ပါနှင့်။ Kernel နာရီပစ်မှတ်များကို အခြေခံစုစည်းမှုတွင် ဖြေလျှော့ပေးသည့်အတွက်ကြောင့် သင်သည် ရလဒ်ကောင်းများကို မည်သည့်အခါမျှ ရရှိမည်မဟုတ်ပါ။
• အခြေခံ သို့မဟုတ် တင်သွင်းစုစည်းမှုတွင် kernel နာရီ၏ အရေးကြီးသောလမ်းကြောင်းကို စောင့်ကြည့်ပါ။ အကယ်၍ အရေးကြီးသောလမ်းကြောင်းသည် ကြမ်းခင်းပလပ်တွင်ရှိ အငြိမ်ဒေသသို့ ဖြတ်သွားပါက၊ ဤအရေးပါသောလမ်းကြောင်းကိုရှောင်ရှားရန် ကြမ်းခင်းပလပ်ကိုပြောင်းပါ သို့မဟုတ် နောက်ထပ်အခြေခံမျိုးစေ့အနည်းငယ်ကို ပြေးပါ။

BSP အရင်းအမြစ်အသုံးချမှု ထိရောက်မှုကို အကဲဖြတ်ရန် လမ်းညွှန်ချက်များ

အရင်းအမြစ် အသုံးချမှု ရာခိုင်နှုန်း ပိုများသည်။tage၊ သင်၏ BSP ၏ အငြိမ်ဧရိယာရှိ ဧရိယာအသုံးပြုမှုသည် ပိုကောင်းလေဖြစ်သည်။ မြင့်မားသောအရင်းအမြစ်အသုံးချမှုရာခိုင်နှုန်းtage သည် kernel ဒေသအတွက် ရင်းမြစ်များ ပိုမိုရရှိနိုင်သည်ဟုလည်း ဆိုလိုသည်။
အရင်းအမြစ် အသုံးချမှု ရာခိုင်နှုန်းကို တွက်ချက်ရန် အောက်ပါ အဆင့်များကို လိုက်နာပါ။tagသင်၏ BSP ၏ e-

1. Fitter အစီရင်ခံစာ၏ Partition Statistics ကဏ္ဍအောက်ရှိ top.fit.rpt သို့မဟုတ် base.fit.rpt မှ FPGA ရှိ အရင်းအမြစ်များအားလုံးအတွက် တန်ဖိုးများကို ရယူပါ။
2. “freeze_wrapper_inst|kernel_system_inst” (kernel ဒေသ) အတွက် တန်ဖိုးကို နုတ်ယူပါ။

အကြံပြုချက်-
အခြားအရင်းအမြစ်များ၏တန်ဖိုးများထက် adaptive logic module (ALM) ၏တန်ဖိုးများကို ပို၍အာရုံစိုက်ပါ။ အရင်းအမြစ် အသုံးချမှု ရာခိုင်နှုန်းကို သေချာပါစေ။tage အတွက် ALM သည် OpenCL ရည်ညွှန်းချက် BSP နှင့် ပိုနီးစပ်သည်။ အလွန်မြင့်မားသောရာခိုင်နှုန်းtage အတွက် ALM သည် စုစည်းမှုအချိန်ကို တိုးမြင့်စေပြီး ရှုပ်ထွေးသော kernels များတွင် လမ်းကြောင်းပိတ်ဆို့မှုများကို မိတ်ဆက်ပေးနိုင်သောကြောင့် ပိတ်ဆို့မှုကို ဖြစ်ပေါ်စေနိုင်သည်။ သို့သော်၊ သင်သည် တည်ငြိမ်ဒေသဧရိယာကို အမြဲတမ်း တိုးနိုင်သည် သို့မဟုတ် လျှော့ချနိုင်ပြီး စုစည်းမှုအချိန်နှင့် fmax ကို စောင့်ကြည့်နိုင်သည်။
အောက်ပါဇယားသည် 10 ထုတ်ဝေမှုတွင် Arria ® 17.0 GX စက်ပစ္စည်းများ၏ OpenCL BSP အရင်းအမြစ်အသုံးပြုမှုကို ထင်ဟပ်စေသည်။

ဇယား ၁။
10 ဖြန့်ချိမှုတွင် IntelArria 17.0 GX စက်ပစ္စည်းများ၏ OpenCL BSP အရင်းအမြစ်အသုံးပြုခြင်း

	စုစုပေါင်းရရှိနိုင်သည်။	Kernel အတွက် သီးသန့်	BSP အတွက် ရနိုင်သည်။	BSP မှအသုံးပြုသည်။	၅/၅
ALM	427200	393800	33400	၂၁။	71. %
မှတ်ပုံတင်များ	1708800	1575200	133600	38913	29. %
M2OK	2713	2534	179	134	75. %
DSP	1518	1518	0	0	မရှိ

တည်ငြိမ်သောဒေသတွင် မည်သည့် DSP ပိတ်ဆို့ခြင်းမှ မရှိစေဘဲ ကြမ်းခင်းရေးဆွဲခြင်းအား လုပ်ဆောင်ကြောင်း သတိပြုပါ။

စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်း

ဇယား ၁။
OpenCL Board Support Package အတွက် Intel FPGA SDK ၏ စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှု မှတ်တမ်း

ရက်စွဲ	ဗားရှင်း	အပြောင်းအလဲများ
သြဂုတ်-၁၈		ကနဦး ထုတ်ဝေမှု။

အွန်လိုင်းဗားရှင်း
တုံ့ပြန်ချက်ပေးပို့ပါ။
ID: 683312
AN-824
ဗားရှင်း- 2017.08.08
AN 824- OpenCL™ Board အတွက် Intel® FPGA SDK
ပံ့ပိုးမှု Package Floorplan ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းလမ်းညွှန်

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

OpenCL Board Support Package Floorplan အတွက် intel AN 824 FPGA SDK [pdf] အသုံးပြုသူလမ်းညွှန် OpenCL Board Support Package Floorplan အတွက် AN 824 FPGA SDK၊ AN 824၊ FPGA SDK အတွက် OpenCL Board Support Package Floorplan၊ OpenCL Board Support Package Floorplan၊ Board Support Package Floorplan၊ Support Package Floorplan၊ Package Floorplan၊ Floorplan

ကိုးကား

• အသုံးပြုသူလက်စွဲ