824 FPGA SDK OpenCL Boardille
Tukipaketin pohjapiirros
Käyttöopas

 Intel® FPGA SDK for OpenCL ™ Board Support Package Floorplan Optimization Guide
Intel/® FPGA SDK for OpenCL™ Board Support Package (BSP) Floorplan Optimization Guide sisältää pohjasuunnitteluohjeet OpenCL) BSP:lle. Se antaa myös ohjeita siitä, kuinka voit hankkia perussiemenen parhaalla keskimääräisellä maksimikäyttötiheydellä ja arvioida BSP:n resurssien käytön tehokkuutta.
Tämä asiakirja olettaa, että tunnet OpenCL(2)-käsitteet, jotka on kuvattu Khronos Groupin OpenCL-määrityksen versiossa 1.0.

OpenCL BSP:n käännöskulku
OpenCL BSP tukee seuraavan tyyppisiä käännösvirtoja:

• Litteä käännös [–bsp-flow flat]: Suorittaa tasaisen käännöksen koko suunnittelusta (BSP yhdessä ytimen luoman laitteiston kanssa).
• Peruskäännös [–bsp-flow base]: Suorittaa peruskäännöksen käyttämällä LogicLock-rajoituksia base.qsf:stä file. Ytimen kellokohde on kevennetty, jotta BSP-laitteistolla on enemmän vapautta ajoituksen saavuttamiseen. Base.qar-tietokanta luodaan säilyttämään BSP-laitteisto, joka on staattinen alue.
• Tuo käännös [ ]: Palauttaa ajoituksen suljetun staattisen alueen base.qar-tietokannasta ja kääntää vain ytimen luoman laitteiston. Se lisää myös ytimen kellon tavoitetta saadakseen parhaan ytimen maksimitoimintataajuuden (fmax).

OpenCL BSP Floorplan Partition
OpenCL BSP -pohjapiirros on jaettu pääasiassa seuraaviin kahteen alueeseen:

• Staattinen alue: Edustaa aluetta, jolla on BSP:hen liittyvä laitteisto, joka pysyy staattisena. Ajoitus on suljettu tälle alueelle peruskäännöksen aikana. Yleensä tavoitteena on minimoida tämän alueen käyttämät siruresurssit sulkemisajoitukseen.
• Ytimen alue: Edustaa osittaisen uudelleenmäärityksen (PR) aluetta, joka on varattu freeze_wrapper_inst|kernel_system_inst-moduulille, joka sisältää ytimen. Yleensä tavoitteena on varata siruresursseja mahdollisimman paljon tälle alueelle.

1. Intel FPGA SDK for OpenCL perustuu julkaistuun Khronos-spesifikaatioon ja on läpäissyt Khronosin vaatimustenmukaisuustestausprosessin. Nykyinen vaatimustenmukaisuustila löytyy osoitteesta www.khronos.org/conformance.
2. OpenCL ja OpenCL-logo ovat Apple Inc:n tavaramerkkejä, ja niitä käytetään Khronos Group™:n luvalla.

Intel Corporation. Kaikki oikeudet pidätetään. Intel, Intel-logo ja muut Intel-merkit ovat Intel Corporationin tai sen tytäryhtiöiden tavaramerkkejä. Intel takaa FPGA- ja puolijohdetuotteidensa suorituskyvyn nykyisten vaatimusten mukaisesti Intelin vakiotakuun mukaisesti, mutta pidättää oikeuden tehdä muutoksia tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Intel ei ota minkään tässä kuvatun tiedon, tuotteen tai palvelun soveltamisesta tai käytöstä johtuvaa vastuuta tai vastuuta, ellei Intel ole nimenomaisesti kirjallisesti suostunut siihen. Intelin asiakkaita kehotetaan hankkimaan uusin versio laitteen teknisistä tiedoista ennen kuin he luottavat julkaistuihin tietoihin ja ennen kuin he tilaavat tuotteita tai palveluita.
*Muut nimet ja tuotemerkit voidaan väittää muiden omaisuudeksi.

Ohjeita OpenCL BSP Floorplanningille

• Aloita tasaisella käännöksellä ymmärtääksesi, mihin kaikki BSP:n pääkomponentit sijoitetaan luonnollisesti (erityisesti IP-lohkot, joissa on I/O-liitännät, kuten PCIe tai DDR). Kun suunnittelet BSP:tä, saatat joutua harkitsemaan putkilinjan perustamistatages IP-osien välissä sulkemisajoitukseen. Sinun tulee ensin suorittaa tasainen käännössiemenpyyhkäisy tunnistaaksesi toistuvat epäonnistuneet polut ja yrittää sitten korjata ne.
  Vinkki: — Hyvällä ajoituksen sulkemisnopeudella tasaiseen käännössiemenpyyhkäisyyn verrattuna on suurempi mahdollisuus sulkea peruskäännösajoitus.
  — Jos havaitset johdonmukaisia ​​virheitä mm_interconnect*-kohdassa (Qsysin lisäämä komponentti), avaa System with Qsys Interconnect viewer ja tarkkaile epäonnistuneen yhteenliittämisen monimutkaisuutta. Voit lisätä putkistojen varvastossoja viewparantaa ajoitusta. Jos et edelleenkään pysty ratkaisemaan ongelmaa, saatat joutua hajottamaan mm_interconnect* kriittisen polun lisäämällä Avalon-putkistosiltoja.
• Aloita peruskäännöksen aikana LogicLockilla ytimen alueella, joka sisältää freeze_wrapper_inst|kernel_system_inst. Ilman muita rajoituksia Intel Quartus Prime voi sijoittaa BSP-laitteiston vapaasti sirun jäljellä olevalle staattiselle alueelle. Käytä litteää kääntäjää ja sirusuunnittelua BSP-laitteiston, kuten PCIe:n ja DDR:n, koon ja sijainnin tunnistamiseen. Varaa sitten ytimen alue LogicLockin avulla välttäen samalla BSP-laitteiston klusteroituja alueita.
  Vinkki: Jos käytetty siruperhe on sama kuin viitealusta ja jos BSP-komponentit ovat samankaltaisia, voi olla nopeampaa aloittaa OpenCL-viite-BSP:n mukana toimitetun freeze_wrapper_inst|kernel_system_inst LogicLock-alueista ja korjata viat.
• Voit lisätä seuraavat lisäkomponentit BSP:hen:
  — Muistipankit: Jos lisäät muistipankkeja, sinun tulee tunnistaa I/O-pankin sijainti, koska saatat joutua lisäämään liukuhihnasiltoja ajoituksen saavuttamiseksi.
  — I/O-kanavat: Voit lisätä I/O-kanavia, kuten video-, Ethernet- tai sarjaliitäntää. Jos lisäät I/O-kanavia, sinun tulee tunnistaa I/O-pankin sijainti, koska saatat joutua käyttämään uusia LogicLock-alueita liukuhihnaa varten, jos sulkemisen ajoitus on vaikeaa.
  Vinkki: Jos haluat lisätä putkistoja (esimample, koska suuret reititysviiveet aiheuttavat ajoitusvirheitä), harkitse sitten reititysetäisyyttä lähteestä kohdelogiikkaan sirussa ja vapauta ytimen alueelle varattu tila.
• Noudata näitä yleisiä ohjeita, kun varaat LogicLock-alueita ytimelle:
  — Yritä sijoittaa kaikki DSP-sarakkeet kernel_järjestelmään, ellei BSP sitä vaadi.
  — Yritä varata lisää resursseja kernel_järjestelmälle.
  — Pyri pitämään lovien määrä ytimen alueella mahdollisimman pienenä.
  Seuraava kuva havainnollistaa lovea, joka lisättiin putken sillan sijoittamiseksi PCIe- ja DDR-pankin välille.

Kuva 1. OpenCL BSP Floorplan Intel Arria® 10 GX:lle 17.0-julkaisussa

Ohjeita enimmäiskäyttötaajuudelle
Ytimen saavuttama maksimikäyttötaajuus (fmax) riippuu suurelta osin FPGA-nopeudesta, koska useimmat IP-osoitteet pitäisi jo optimoida. Fmax-häviöitä voi kuitenkin esiintyä BSP:n pohjapiirroksen mukaan. esimample, yleensä katkaisujen määrä BSP:n ydinalueella vaikuttaa ytimen fmax:iin.
Kuten seuraavassa kuvassa näkyy, saadaksesi parhaan perussiemenen, joka tuottaa parhaan keskimääräisen fmax:n:

1. Suorita siemenpyyhkäisy pohjakokoelmalle sen sijaan, että valitset ensimmäisen perussiemenen, joka vastaa ajoitusta.
2. Suorita tuontikäännös (käyttäen muutamia ytimiä esimample designs) kaikille ohittaville perussiemenille.
3. Laske keskimääräinen fmax kaikille perussiemenille.
4. Valitse perussiemen, joka tuottaa suurimman keskimääräisen fmax.
   Perussiemen, jolla on paras keskimääräinen fmax, on hyvä ehdokas julkaisuun BSP:n kanssa. Jos päätät noudattaa erilaista lähestymistapaa kuin suositellut vaiheet, saatat huomata 5-10 % vaihtelun ytimen tuonnin käännösprosessin fmax-arvossa.

Kuva 2. Parhaan perussiemenen tunnistaminen

• Ymmärtääksesi kuinka nopeasti ydin voi toimia ilman pohjapiirrosrajoituksia:
  1. Suorita litteä käännös ytimestä ja tarkkaile fmax-arvoa.
  2. Suorita tuontikäännös samalle ytimelle ja tarkkaile fmax-arvoa.
  3. Vertaa fmax-tuloksia.
  Pohjapiirrosrajoitusten vuoksi tuontikäännös fmax on aina pienempi kuin litteän käännöksen fmax. Vältä siemenkohina kääntämällä ytimeen enemmän perussiemeniä ja harkitse keskimääräistä fmax-arvoa fmax-tulosten vertailussa.
• Älä koskaan vertaa peruskokoelman ytimen fmax-arvoa litteään tai tuontikokoelmaan. Ytimen kellokohteet ovat löystyneet peruskäännöksen aikana, joten et koskaan saavuta hyviä tuloksia.
• Tarkkaile ytimen kellon kriittistä polkua perus- tai tuontikäännöksessä. Jos kriittinen polku risteää ytimestä pohjapiirroksen staattiseen alueeseen, muuta pohjapiirroksia tai suorita muutama perussiemen lisää välttääksesi tämän kriittisen polun.

Ohjeet BSP:n resurssien käytön tehokkuuden arviointiin

Mitä korkeampi resurssien käyttöastetage, sitä parempi alueen käyttöaste BSP:n staattisella alueella. Korkea resurssien käyttöastetage tarkoittaa myös, että ytimen alueella on enemmän resursseja.
Noudata alla olevia vaiheita laskeaksesi resurssien käyttöprosenttitagBSP:stäsi:

1. Hanki arvot kaikille FPGA:n resursseille top.fit.rpt- tai base.fit.rpt-tiedostoista, jotka ovat saatavilla Fitter-raportin Partition Statistics -osiossa.
2. Vähennä "freeze_wrapper_inst|kernel_system_inst" (ytimen alue) arvo.

Kärki:
Keskity enemmän adaptiivisen logiikkamoduulin (ALM) arvoihin kuin muiden resurssien arvoihin. Varmista, että resurssien käyttöaste prosenttiatage ALM:lle on lähempänä OpenCL-viite-BSP:tä. Erittäin korkea prosenttitage for ALM voi johtaa ruuhkautumiseen, mikä voi pidentää käännösaikaa ja aiheuttaa reititysruuhkaa monimutkaisissa ytimissä. Voit kuitenkin aina lisätä tai pienentää staattista aluetta ja tarkkailla käännösaikaa ja fmax.
Seuraava taulukko kuvaa Arria ® 10 GX -laitteiden OpenCL BSP -resurssien käyttöä versiossa 17.0.

Taulukko 1.
IntelArria 10 GX -laitteiden OpenCL BSP -resurssien käyttö 17.0-julkaisussa

	Saatavana yhteensä	Varattu ytimelle	Saatavilla BSP:lle	BSP:n käyttämä	0/0
ALM	427200	393800	33400	23818.	71%
Rekisterit	1708800	1575200	133600	38913	29%
M2OK	2713	2534	179	134	75%
DSP	1518	1518	0	0	Ei käytössä

Huomaa, että pohjasuunnittelu suoritetaan siten, että staattisella alueella ei ole DSP-lohkoja.

Asiakirjan versiohistoria

Taulukko 2.
Dokumentoi Intel FPGA SDK for OpenCL Board Support Package Floorplan Optimization Guide -version historia

Päivämäärä	Versio	Muutokset
elokuu-17		Alkuperäinen julkaisu.

Online-versio
Lähetä palautetta
ID: 683312
AN-824
Versio: 2017.08.08
AN 824: Intel® FPGA SDK OpenCL™ Boardille
Tukipaketin pohjapiirroksen optimointiopas

Asiakirjat / Resurssit

intel AN 824 FPGA SDK OpenCL Board Support Package Floorplanille [pdfKäyttöopas AN 824 FPGA SDK OpenCL Board Support Package Floorplan, AN 824, FPGA SDK for OpenCL Board Support Package Floorplan, OpenCL Board Support Package Floorplan, Board Support Package Floorplan, Support Package Floorplan, Package Floorplan, Floorplan

Viitteet

• Käyttöopas