AN 824 FPGA SDK د OpenCL بورډ لپاره
د ملاتړ بسته پوړ پلان
د کارن لارښود

 Intel® FPGA SDK لپاره د OpenCL ™ بورډ سپورټ بسته د فرش پلان اصلاح کولو لارښود
Intel/® FPGA SDK د OpenCL™ بورډ ملاتړ کڅوړې (BSP) لپاره د فرش پلان اصلاح کولو لارښود د OpenCL) BSP لپاره د فرش پلان کولو لارښوونې چمتو کوي. دا د دې په اړه لارښود هم وړاندې کوي چې تاسو څنګه کولی شئ د غوره اوسط اعظمي عملیاتي فریکونسۍ سره اساس تخم ترلاسه کړئ او د BSP سرچینې کارولو موثریت ارزونه وکړئ.
دا سند داسې انګیري چې تاسو د OpenCL(2) مفاهیمو سره آشنا یاست لکه څنګه چې د Khronos ګروپ لخوا د OpenCL مشخصاتو نسخه 1.0 کې تشریح شوي.

د OpenCL BSP تالیف جریان
OpenCL BSP د تالیف جریان لاندې ډولونو ملاتړ کوي:

• فلیټ تالیف [–bsp-flow flat]: د ټول ډیزاین فلیټ تالیف ترسره کوي (BSP د کرنل تولید شوي هارډویر سره).
• بیس کمپائل [–bsp-flow base]: د base.qsf څخه د LogicLock محدودیتونو په کارولو سره د اساس تالیف ترسره کوي file. د کرنل ساعت هدف آرام دی نو د BSP هارډویر د وخت پوره کولو لپاره ډیر آزادي لري. د BSP هارډویر د ساتلو لپاره د base.qar ډیټابیس جوړ شوی، کوم چې جامد سیمه ده.
• د واردولو تالیف [ ]: د base.qar ډیټابیس څخه د وخت تړلی جامد سیمه بیرته راګرځوي او یوازې د کرنل تولید شوي هارډویر تالیف کوي. دا د کرنل ساعت هدف هم زیاتوي ترڅو غوره دانه اعظمي عملیاتي فریکونسۍ ترلاسه کړي (fmax).

OpenCL BSP د فرش پلان برخه
د OpenCL BSP پوړ پلان په عمده ډول په لاندې دوه برخو ویشل شوی دی:

• جامد سیمه: هغه سیمه استازیتوب کوي چې د BSP اړوند هارډویر لري چې ثابت پاتې وي. وخت د دې سیمې لپاره د بیس تالیف پرمهال تړل شوی. په عموم کې، هدف د دې سیمې لخوا کارول شوي چپ سرچینې کمول دي چې د وخت تړلو لپاره کارول کیږي.
• د کرنل سیمه: د جزوی بیا تنظیم کولو (PR) سیمه نمایندګي کوي چې د freeze_wrapper_inst|kernel_system_inst ماډل لپاره ساتل کیږي، کوم چې کرنل لري. په عموم کې ، هدف د دې سیمې لپاره تر اعظمي حد پورې د چپ سرچینې ذخیره کول دي.

1. د OpenCL لپاره Intel FPGA SDK د خپاره شوي Khronos مشخصاتو پر بنسټ والړ دی، او د Khronos Conformance ازموینې پروسې څخه تېر شوی. د اوسني موافقت حالت په کې موندل کیدی شي www.khronos.org/conformance.
2. OpenCL او OpenCL لوگو د Apple Inc. سوداګریزې نښې دي او د Khronos Group™ په اجازې کارول کیږي.

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه.
* نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

د OpenCL BSP فرش پلان کولو لپاره لارښوونې

• د فلیټ تالیف سره پیل وکړئ ترڅو پوه شئ چې د BSP ټولې اصلي برخې په طبیعي ډول ځای په ځای کیږي (په ځانګړي توګه د I/O ارتباطاتو سره د IP بلاکونه لکه PCIe یا DDR). د BSP ډیزاین کولو پر مهال، تاسو ممکن د پایپ لاین رامینځته کولو په اړه فکر وکړئtagد وخت بندولو لپاره د IPs په مینځ کې. تاسو باید لومړی د فلیټ تالیف تخم سویپ چل کړئ ترڅو تکراري ناکامي لارې وپیژنئ ، او بیا یې د حل کولو هڅه وکړئ.
  لارښوونه: - د فلیټ کمپائل سیډ سویپونو په پرتله د مناسب وخت بندولو نرخ به د بیس کمپائل وخت بندولو لوړ چانس ولري.
  - که تاسو په mm_interconnect* کې دوامداره ناکامۍ وګورئ (د Qsys لخوا اضافه شوې برخه)، نو بیا سیسټم د Qsys Interconnect سره خلاص کړئ. viewer او د ناکامې اړیکې پیچلتیا وګورئ. تاسو کولی شئ په کې د پایپ لاین فلیپ فلاپ اضافه کړئ viewد وخت ښه کولو لپاره. که تاسو لاهم نشئ کولی مسله حل کړئ ، تاسو ممکن د Avalon پایپ لاین پلونو په اضافه کولو سره د mm_interconnect * مهم لاره مات کړئ.
• د بیس تالیف په جریان کې، د کرنل په سیمه کې د LogicLock سره پیل کړئ چې freeze_wrapper_inst|kernel_system_inst لري. د نورو محدودیتونو پرته ، د Intel Quartus Prime کولی شي د BSP هارډویر په آزاده توګه د چپ پاتې جامد سیمه کې ځای په ځای کړي. د BSP هارډویر اندازه او موقعیت پیژندلو لپاره د فلیټ تالیف او چپ پلانر وکاروئ ، لکه PCIe او DDR. بیا ، د LogicLock په کارولو سره د کرنل سیمه خوندي کړئ پداسې حال کې چې د BSP هارډویر اصلي کلستر شوي ساحو څخه مخنیوی وکړئ.
  لارښوونه: که د چپ کورنۍ کارول شوي د حوالې پلیټ فارم ته ورته وي او که د BSP اجزا ورته وي ، نو دا به ګړندي وي چې د فریز_wrapper_inst|kernel_system_inst لپاره د منطق لاک سیمو سره پیل کړئ چې د OpenCL حواله BSP سره لیږل شوي او د ناکامیو له لارې کار کوي.
• تاسو ممکن په خپل BSP کې لاندې اضافي برخې اضافه کړئ:
  - د حافظې بانکونه: که تاسو نور د حافظې بانکونه اضافه کړئ، تاسو باید د I/O بانک موقعیت وپیژنئ ځکه چې تاسو ممکن د وخت پوره کولو لپاره د پایپ لاین پلونو اضافه کولو ته اړتیا ولرئ.
  I/O چینلونه: تاسو کولی شئ I/O چینلونه لکه ویډیو، ایترنیټ، یا سریال انٹرفیس اضافه کړئ. که تاسو I/O چینلونه اضافه کړئ، تاسو باید د I/O بانک موقعیت وپیژنئ ځکه چې تاسو اړتیا لرئ د پایپ لاین کولو لپاره نوي LogicLock سیمو ته اړتیا ولرئ که چیرې د بندولو وخت ستونزمن وي.
  لارښوونه: که تاسو اړتیا لرئ د پایپ لاین پلونه اضافه کړئ (د مثال لپارهample، د لوی روټینګ ځنډونو له امله چې د وخت ناکامۍ لامل کیږي) نو بیا په چپ کې د سرچینې څخه د منزل منطق ته د روټینګ فاصله په پام کې ونیسئ او د کرنل سیمې لپاره یو څه ځانګړي ځای خوشې کړئ.
• دا عمومي لارښوونې تعقیب کړئ کله چې د کرنل لپاره LogicLock سیمې خوندي کړئ:
  - هڅه وکړئ چې د DSP ټول کالمونه په kernel_system کې ځای په ځای کړئ پرته لدې چې د BSP لخوا ورته اړتیا وي.
  — د kernel_system لپاره د نورو سرچینو د ذخیره کولو هڅه.
  - هڅه وکړئ چې د کرنل په سیمه کې د نوچونو شمیر لږترلږه وساتئ.
  لاندې شمیره هغه نښه څرګندوي چې د PCIe او DDR بانک ترمینځ د پایپ لاین پل ځای په ځای کولو لپاره اضافه شوی.

شکل 1. په 10 ریلیز کې د Intel Arria® 17.0 GX لپاره د OpenCL BSP فرش پلان

د اعظمي عملیاتي فریکونسۍ لپاره لارښوونې
اعظمي عملیاتي فریکونسۍ (fmax) چې د کرنل لخوا ترلاسه کیږي په لویه کچه د FPGA سرعت پورې اړه لري ځکه چې ډیری IPs باید دمخه مطلوب وي. په هرصورت ، ممکن د BSP پوړ پلان پورې اړه ولري ځینې fmax له لاسه ورکړي. د مثال لپارهample، معمولا د BSP د کرنل په سیمه کې د کټ آوټ شمیر د کرنل fmax اغیزه کوي.
لکه څنګه چې په لاندې شکل کې ښودل شوي، د غوره بیس تخم ترلاسه کولو لپاره چې غوره اوسط fmax تولیدوي:

1. د تخم د تالیف پر ځای د لومړني اساس تخم انتخاب کړئ چې وخت پوره کوي.
2. د وارداتو تالیف ترسره کړئ (د پخواني څخه د څو کرنلونو په کارولو سرهample ډیزاین) په ټولو تیریدو اساس تخمونو باندې.
3. د ټولو اساسی تخمونو لپاره اوسط fmax محاسبه کړئ.
4. هغه اساسی تخم وټاکئ چې لوړ اوسط fmax تولیدوي.
   د غوره اوسط fmax سره بیس تخم د BSP سره د خوشې کیدو لپاره ښه نوماند دی. که تاسو پریکړه وکړئ چې د وړاندیز شوي ګامونو څخه مختلف چلند تعقیب کړئ، تاسو ممکن د کرنل واردولو تالیف پروسې fmax کې 5-10٪ توپیر وګورئ.

شکل 2. د غوره اساس تخم پیژندنه

• د دې پوهیدلو لپاره چې دانه د فرش پلان محدودیتونو پرته څومره ګړندی پرمخ وړل کیدی شي:
  1. د کرنل فلیټ تالیف ترسره کړئ او fmax مشاهده کړئ.
  2. په ورته کرنل کې د وارداتو تالیف ترسره کړئ او fmax وګورئ.
  3. د fmax پایلې پرتله کړئ.
  د فرش پلان محدودیتونو له امله ، د واردولو کمپائل fmax تل د فلیټ کمپائل fmax څخه ټیټ وي. د تخم د شور څخه د مخنیوي لپاره، دانه د ډیرو بیس تخمونو سره جوړه کړئ او د fmax پایلو پرتله کولو په وخت کې اوسط fmax په پام کې ونیسئ.
• هیڅکله د کرنل fmax د بیس تالیف څخه د فلیټ یا وارداتي تالیف سره مه پرتله کوئ. د کرنل کلاک هدفونه د بیس تالیف پرمهال آرام دي او له همدې امله تاسو به هیڅکله ښه پایلې ترلاسه نه کړئ.
• په بیس یا واردولو تالیف کې د کرنل کلاک مهم لاره وګورئ. که چیرې مهمه لاره په فرش پلان کې د کرنل څخه جامد سیمې ته تیریږي، د فرش پلان بدل کړئ یا د دې مهمې لارې څخه د مخنیوي لپاره یو څو نور بیس تخمونه چل کړئ.

د BSP د منابعو د کارونې موثریت ارزولو لپاره لارښوونې

د منابعو د کارونې سلنه لوړه ويtage، ستاسو د BSP په جامد ساحه کې د ساحې کارول ښه دي. د منابعو د کارولو لوړه سلنهtage دا هم په ګوته کوي چې د کرنل سیمې لپاره ډیرې سرچینې شتون لري.
د سرچینې کارولو فیصدي محاسبه کولو لپاره لاندې مرحلې تعقیب کړئtagستاسو د BSP e:

1. په FPGA کې د ټولو سرچینو لپاره ارزښتونه د top.fit.rpt یا base.fit.rpt څخه ترلاسه کړئ چې د فټر راپور د برخې احصایې برخې لاندې شتون لري.
2. د "freeze_wrapper_inst|kernel_system_inst" (د کرنل سیمه) لپاره ارزښت کم کړئ.

لارښوونه:
د نورو منابعو د ارزښتونو په پرتله د تطبیق وړ منطق ماډل (ALM) ارزښتونو باندې ډیر تمرکز وکړئ. ډاډ ترلاسه کړئ چې د سرچینې کارولو سلنهtage د ALM لپاره د OpenCL حواله BSP ته نږدې دی. ډیره لوړه سلنهtage د ALM لپاره کیدای شي د کنجشن لامل شي، کوم چې کولی شي د تالیف وخت زیات کړي او په پیچلو دانو کې د روټینګ کنجشن معرفي کړي. په هرصورت، تاسو کولی شئ تل د جامد سیمې ساحه زیاته یا کمه کړئ، او د تالیف وخت او fmax وګورئ.
لاندې جدول په 10 ریلیز کې د Arria ® 17.0 GX وسیلو د OpenCL BSP سرچینې کارول منعکس کوي.

جدول 1.
په 10 ریلیز کې د IntelArria 17.0 GX وسیلو د OpenCL BSP سرچینې کارول

	ټول موجود دي	د کرنل لپاره ساتل شوی	د BSP لپاره شتون لري	د BSP لخوا کارول کیږي	۹/۹۷
د ولږې	427200	393800	33400	23818.	71.٪
ثبتونه	1708800	1575200	133600	38913	29.٪
M2OK	2713	2534	179	134	75.٪
DSP	1518	1518	0	0	N/A

وګورئ چې د فرش پلان کول په داسې ډول اجرا کیږي چې جامد سیمه به د DSP بلاکونه ونه لري.

د اسنادو بیاکتنې تاریخ

جدول 2.
د OpenCL بورډ سپورټ بسته فرش پلان اصلاح کولو لارښود لپاره د Intel FPGA SDK سند بیاکتنه تاریخ

نیټه	نسخه	بدلونونه
اګست-۲۰		ابتدايي خوشې کول.

آنلاین نسخه
فیډبیک واستوئ
ID: 683312
AN-824
نسخه: 2017.08.08
AN 824: Intel® FPGA SDK د OpenCL™ بورډ لپاره
د ملاتړ کڅوړې فرش پلان اصلاح کولو لارښود

اسناد / سرچینې

Intel AN 824 FPGA SDK د OpenCL بورډ ملاتړ بسته پوړ پلان لپاره [pdf] د کارونکي لارښود AN 824 FPGA SDK د OpenCL بورډ مالتړ بسته فلورپلان لپاره، AN 824، FPGA SDK د OpenCL بورډ مالتړ بسته فلورپلان لپاره، د OpenCL بورډ مالتړ بسته فلورپلان، د بورډ مالتړ کڅوړې فرش پلان، د مالتړ کڅوړې فرش پلان، FPGA SDK

حوالې

• د کارن لارښود