„DisplayPort Agilex F-Tile FPGA IP Design Example
Vartotojo vadovas
Atnaujinta „Intel® Quartus® Prime Design Suite“: 21.4
IP versija: 21.0.0
„DisplayPort Intel FPGA IP Design Example Greitos pradžios vadovas
„DisplayPort Intel® FPGA“ IP dizainas, pvzamp„Intel Agilex™ F-tile“ įrenginiams skirtuose įrenginiuose yra imituojantis bandymų stendas ir aparatinės įrangos konstrukcija, palaikanti kompiliavimą ir aparatinės įrangos testavimą.
„DisplayPort Intel FPGA IP“ siūlo tokį dizainą, pvzampmažiau:
- „DisplayPort SST“ lygiagretus grįžtamasis ryšys be pikselių laikrodžio atkūrimo (PCR) modulio statiniu greičiu
Kai sukuriate dizainą, pvzample, parametrų rengyklė automatiškai sukuria filebūtina modeliuoti, kompiliuoti ir išbandyti aparatinės įrangos dizainą.
Pastaba: „Intel Quartus® Prime 21.4“ programinės įrangos versija palaiko tik Preliminary Design Example modeliavimo, sintezės, kompiliavimo ir laiko analizės tikslais. Aparatinės įrangos funkcionalumas nėra visiškai patikrintas.
1 pav. Vystymas Stages
Susijusi informacija
- DisplayPort Intel FPGA IP vartotojo vadovas
- Perkeliama į „Intel Quartus Prime Pro Edition“.
1.1. Katalogo struktūra
2 pav. Katalogo struktūra
1 lentelė. Dizainas Pvzample Komponentai
| Aplankai | Files |
| rtl/core | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX kūrimo blokas) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX kūrimo blokas) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Aparatinės ir programinės įrangos reikalavimai
„Intel“ naudoja šią aparatinę ir programinę įrangą, kad išbandytų dizainą, pvzampLe:
Aparatūra
- Intel Agilex I serijos kūrimo rinkinys
Programinė įranga
- Intel Quartus Prime
- Santrauka* VCL simuliatorius
1.3. Dizaino generavimas
Norėdami sukurti dizainą, naudokite Intel Quartus Prime programinės įrangos DisplayPort Intel FPGA IP parametrų rengyklęample.
3 pav. Projektavimo srauto generavimas
- Pasirinkite Įrankiai ➤ IP katalogas ir pasirinkite Intel Agilex F-tile kaip tikslinę įrenginių šeimą.
Pastaba: dizainas pvzample palaiko tik „Intel Agilex F-tile“ įrenginius. - IP kataloge suraskite ir dukart spustelėkite DisplayPort Intel FPGA IP. Pasirodo langas Naujas IP variantas.
- Nurodykite savo tinkinto IP varianto aukščiausio lygio pavadinimą. Parametrų rengyklė išsaugo IP varianto nustatymus a file pavadintas .ip.
- Galite pasirinkti konkretų Intel Agilex F-tile įrenginį lauke Įrenginys arba palikti numatytąjį Intel Quartus Prime programinės įrangos įrenginio pasirinkimą.
- Spustelėkite Gerai. Pasirodo parametrų rengyklė.
- Konfigūruokite norimus TX ir RX parametrus
- Apie dizainą Exampskirtuke pasirinkite DisplayPort SST Parallel Loopback be PCR.
- Pasirinkite Modeliavimas, kad sukurtumėte bandymų stendą, ir pasirinkite Sintezė, kad sukurtumėte aparatinės įrangos dizainą, pvzample. Norėdami sukurti dizainą, turite pasirinkti bent vieną iš šių parinkčiųample files. Jei pasirinksite abu, generavimo laikas bus ilgesnis.
- Spustelėkite Generuoti example Dizainas.
1.4. Dizaino modeliavimas
„DisplayPort Intel FPGA“ IP dizainas, pvzample testbench imituoja nuoseklųjį grįžtamąjį ryšį iš TX egzemplioriaus į RX egzempliorių. Vidinis vaizdo šablonų generatoriaus modulis valdo DisplayPort TX egzempliorių, o RX egzemplioriaus vaizdo išvestis jungiasi prie CRC tikrintuvų bandymo stende.
4 pav. Dizaino modeliavimo srautas
- Eikite į Synopsys simuliatoriaus aplanką ir pasirinkite VCS.
- Paleiskite modeliavimo scenarijų.
Šaltinis vcs_sim.sh - Scenarijus atlieka Quartus TLG, sukompiliuoja ir paleidžia bandomąjį stendą simuliatoriuje.
- Išanalizuokite rezultatą.
Sėkmingas modeliavimas baigiasi šaltinio ir kriauklės SRC palyginimu.
1.5. Dizaino sudarymas ir modeliavimas
5 pav. Dizaino sudarymas ir modeliavimas
Norėdami sudaryti ir paleisti demonstracinį testą aparatinėje įrangoje, pvzampdizainas, atlikite šiuos veiksmus:
- Įsitikinkite, kad aparatinė įranga, pvzampdizaino generavimas baigtas.
- Paleiskite „Intel Quartus Prime Pro Edition“ programinę įrangą ir atidarykite /quartus/agi_dp_demo.qpf.
- Spustelėkite Apdorojimas ➤ Pradėti kompiliavimą.
- Palaukite, kol bus baigtas kompiliavimas.
Pastaba: Dizainas, pvzample funkciškai netikrina preliminaraus projekto Exampapie aparatinę įrangą šiame Quartus leidime.
Susijusi informacija
„Intel Agilex I-Series FPGA Development Kit“ vartotojo vadovas
1.6. „DisplayPort Intel FPGA IP Design Example Parameters
2 lentelė. „DisplayPort Intel FPGA IP Design Example Parametrai Intel Agilex F-tile Device
| Parametras | Vertė | Aprašymas |
| Galimas dizainas Example | ||
| Pasirinkite Dizainas | • Nė vienas • „DisplayPort SST Parallel“. Loopback be PGR |
Pasirinkite dizainą, pvzample turi būti sukurtas. • Nėra: nėra dizaino, pvzample galima pasirinkti dabartinį parametrą • „DisplayPort SST Parallel Loopback“ be PGR: šio dizaino pvzample demonstruoja lygiagretų grįžimą iš DisplayPort kriauklės į DisplayPort šaltinį be pikselių laikrodžio atkūrimo (PCR) modulio, kai įjungiate parametrą Enable Video Input Image Port. |
| Dizainas Pvzample Files | ||
| Modeliavimas | Įjungti išjungti | Įjunkite šią parinktį, kad sugeneruotumėte būtiną files modeliavimo bandymo stendui. |
| Sintezė | Įjungti išjungti | Įjunkite šią parinktį, kad sugeneruotumėte būtiną files Intel Quartus Prime kompiliavimui ir aparatūros projektavimui. |
| Sukurtas HDL formatas | ||
| Generuoti File Formatas | Verilog, VHDL | Sukurtam dizainui pasirinkite pageidaujamą HDL formatą, pvzample filerinkinys. Pastaba: Ši parinktis nustato tik sugeneruoto aukščiausio lygio IP formatą files. Visi kiti files (pvz., pvzample testbenches ir aukščiausio lygio files aparatūros demonstravimui) yra Verilog HDL formatu. |
| Tikslinės plėtros rinkinys | ||
| Pasirinkite lentą | • Nėra plėtros rinkinio • Intel Agilex I-Series Vystymo rinkinys |
Pasirinkite tikslinio dizaino plokštę, pvzample. • Nėra kūrimo rinkinio: ši parinktis neįtraukia visų dizaino techninės įrangos aspektų, pvzample. IP šerdis nustato visus kaiščių priskyrimus virtualiems kaiščiams. • „Intel Agilex I-Series FPGA Development Kit“: ši parinktis automatiškai parenka tikslinį projekto įrenginį, kad jis atitiktų įrenginį šiame kūrimo rinkinyje. Galite pakeisti tikslinį įrenginį naudodami parametrą Keisti tikslinį įrenginį, jei plokštės versija turi kitą įrenginio variantą. IP branduolys nustato visus kaiščių priskyrimus pagal kūrimo rinkinį. Pastaba: Preliminarus dizainas Example nėra funkcionaliai patikrinta aparatinėje įrangoje šiame Quartus leidime. • Individualizuoto kūrimo rinkinys: ši parinktis leidžia kurti pvzampbus išbandytas trečiosios šalies kūrimo rinkinyje su Intel FPGA. Gali tekti patiems nustatyti smeigtukų priskyrimus. |
| Tikslinis įrenginys | ||
| Pakeiskite tikslinį įrenginį | Įjungti išjungti | Įjunkite šią parinktį ir pasirinkite pageidaujamą kūrimo rinkinio įrenginio variantą. |
Parallel Loopback dizainas Examples
„DisplayPort Intel FPGA“ IP dizainas, pvzamples demonstruoja lygiagretų grįžtamąjį ryšį iš DisplayPort RX egzemplioriaus į DisplayPort TX egzempliorių be pikselių laikrodžio atkūrimo (PCR) modulio statiniu greičiu.
3 lentelė. „DisplayPort Intel FPGA IP Design Example „Intel Agilex F-tile Device“.
| Dizainas Pvzample | Paskyrimas | Duomenų perdavimo sparta | Kanalo režimas | Loopback tipas |
| „DisplayPort SST“ lygiagretus grįžtamasis ryšys be PGR | DisplayPort SST | HBR3 | Paprastas | Lygiagretus be PGR |
2.1. „Intel Agilex F-tile DisplayPort SST Parallel Loopback“ dizaino ypatybės
SST lygiagrečios kilpos dizainas, pvzampdemonstruoja vieno vaizdo srauto perdavimą iš „DisplayPort“ kriauklės į „DisplayPort“ šaltinį be pikselių laikrodžio atkūrimo (PCR) statiniu greičiu.
6 pav. Intel Agilex F-tile DisplayPort SST Parallel Loopback be PGR
- Šiame variante įjungtas DisplayPort šaltinio parametras TX_SUPPORT_IM_ENABLE ir naudojama vaizdo vaizdo sąsaja.
- „DisplayPort“ kriauklė gauna vaizdo ir (arba) garso srautą iš išorinio vaizdo šaltinio, pvz., GPU, ir iškoduoja jį į lygiagrečią vaizdo sąsają.
- „DisplayPort“ kriauklės vaizdo išvestis tiesiogiai valdo „DisplayPort“ šaltinio vaizdo sąsają ir užkoduoja pagrindinę „DisplayPort“ nuorodą, prieš perduodama į monitorių.
- IOPLL fiksuotu dažniu valdo ir DisplayPort kriauklę, ir šaltinio vaizdo laikrodžius.
- Jei „DisplayPort“ kriaukle ir šaltinio parametras MAX_LINK_RATE sukonfigūruotas kaip HBR3, o PIXELS_PER_CLOCK – į Quad, vaizdo laikrodis veikia 300 MHz dažniu, kad palaikytų 8Kp30 pikselių dažnį (1188/4 = 297 MHz).
2.2. Laikrodžio schema
Laikrodžio schema iliustruoja laikrodžio domenus DisplayPort Intel FPGA IP dizaine, pvzample.
7 pav. Intel Agilex F-tile DisplayPort siųstuvo-imtuvo laikrodžio schema
4 lentelė. Laikrodžio schemos signalai
| Laikrodis diagramoje | Aprašymas |
| SysPLL refclk | F-tile sistemos PLL atskaitos laikrodis, kuris gali būti bet koks laikrodžio dažnis, dalinamas iš sistemos PLL tam išvesties dažniui. Šiame dizaine, pvzample, system_pll_clk_link ir rx/tx refclk_link dalijasi tuo pačiu SysPLL refclk, kuris yra 150Mhz. Tai turi būti laisvai veikiantis laikrodis, kuris nuo tam skirto siųstuvo-imtuvo atskaitos laikrodžio kaiščio yra prijungtas prie Reference and System PLL Clocks IP įvesties laikrodžio prievado, prieš jungiant atitinkamą išvesties prievadą prie DisplayPort Phy Top. |
| system_pll_clk_link | Minimalus sistemos PLL išvesties dažnis, palaikantis visą DisplayPort spartą, yra 320Mhz. Šis dizainas, pvzample naudoja 900 Mhz (didžiausią) išvesties dažnį, kad SysPLL refclk būtų galima bendrinti su rx/tx refclk_link, kuris yra 150 Mhz. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR ir Tx PLL Link refclk, kuris fiksuotas iki 150 Mhz, kad palaikytų visą „DisplayPort“ duomenų perdavimo spartą. |
| rx_ls_clkout/tx yra clkout | „DisplayPort Link“ greitis Laikrodis ir laikrodis „DisplayPort“ IP branduolys. Dažnis, atitinkantis duomenų perdavimo spartą, padalytas iš lygiagretaus duomenų pločio. ExampLe: Dažnis = duomenų perdavimo sparta / duomenų plotis = 8.1 G (HBR3) / 40 bitų = 202.5 Mhz |
2.3. Modeliavimo bandymo stendas
Modeliavimo bandymo stendas imituoja „DisplayPort TX“ nuoseklųjį grįžtamąjį ryšį į RX.
8 pav. „DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram“.
5 lentelė. Bandymo stendo komponentai
| Komponentas | Aprašymas |
| Vaizdo įrašų šablonų generatorius | Šis generatorius sukuria spalvų juostų modelius, kuriuos galite konfigūruoti. Galite parametruoti vaizdo formato laiką. |
| Bandymo stendo valdymas | Šis blokas kontroliuoja modeliavimo bandymo seką ir generuoja reikiamus stimuliuojančius signalus į TX šerdį. Bandymo stendo valdymo blokas taip pat nuskaito CRC reikšmę tiek iš šaltinio, tiek iš kriauklės, kad būtų galima palyginti. |
| RX Link greičio laikrodžio dažnio tikrintuvas | Šis tikrintuvas patikrina, ar RX siųstuvo-imtuvo atkurtas laikrodžio dažnis atitinka norimą duomenų perdavimo spartą. |
| TX Link greičio laikrodžio dažnio tikrintuvas | Šis tikrintuvas patikrina, ar TX siųstuvo-imtuvo atkurtas laikrodžio dažnis atitinka norimą duomenų perdavimo spartą. |
Modeliavimo bandymo stendas atlieka šiuos patikrinimus:
6 lentelė. Bandymo stendo patikrinimai
| Bandymo kriterijai | Patikrinimas |
| • Susieti mokymą duomenų perdavimo sparta HBR3 • Perskaitykite DPCD registrus, kad patikrintumėte, ar DP būsena nustato ir matuoja TX ir RX ryšio greičio dažnį. |
Integruotas dažnio tikrintuvas, skirtas matuoti ryšio greičio laikrodžio dažnio išvestį iš TX ir RX siųstuvo-imtuvo. |
| • Paleiskite vaizdo įrašo šabloną nuo TX iki RX. • Patikrinkite šaltinio ir kriauklės CRC, kad patikrintumėte, ar jie sutampa |
• Sujungia vaizdo šablono generatorių prie DisplayPort šaltinio, kad generuotų vaizdo šabloną. • Bandymo stendo valdiklis toliau nuskaito šaltinio ir kriauklės CRC iš DPTX ir DPRX registrų ir palygina, kad įsitikintų, jog abi CRC reikšmės yra identiškos. Pastaba: Kad įsitikintumėte, jog CRC apskaičiuojamas, turite įgalinti Paramos CTS testavimo automatizavimo parametrą. |
„DisplayPort Intel“ dokumento peržiūrų istorija
„Agilex F-tile FPGA IP Design Example Vartotojo vadovas
| Dokumento versija | Intel Quartus Prime versija | IP versija | Pakeitimai |
| 2021.12.13 | 21.4 | 21.0.0 | Pradinis išleidimas. |
Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas.
*Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.
ISO 9001: 2015 registruotas
Internetinė versija
Siųsti Atsiliepimus
UG-20347
ID: 709308
Versija: 2021.12.13
Dokumentai / Ištekliai
 |
„Intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdfVartotojo vadovas „DisplayPort Agilex F-Tile FPGA IP Design Example, „DisplayPort Agilex“, „F-Tile FPGA IP Design Example, F-Tile FPGA IP dizainas, FPGA IP dizainas Example, IP dizainas Example, IP dizainas, UG-20347, 709308 |
