DisplayPort Agilex F-Tile FPGA IP Design Example
راهنمای کاربر
به روز شده برای Intel® Quartus® Prime Design Suite: 21.4
نسخه IP: 21.0.0
DisplayPort Intel FPGA IP Design Exampراهنمای شروع سریع
دیسپلی پورت Intel® FPGA IP طراحی قبلیampدستگاه‌های اینتل Agilex™ F-tile دارای یک تست شبیه‌سازی و طراحی سخت‌افزاری است که از کامپایل و تست سخت‌افزار پشتیبانی می‌کند.
DisplayPort Intel FPGA IP طراحی زیر را ارائه می دهدampموارد:
- Loopback موازی DisplayPort SST بدون ماژول Pixel Clock Recovery (PCR) با نرخ ثابت
هنگامی که شما یک طرح سابق تولید می کنیدample، ویرایشگر پارامتر به طور خودکار ایجاد می کند fileبرای شبیه سازی، کامپایل و آزمایش طراحی در سخت افزار ضروری است.
توجه: نسخه نرم افزار Intel Quartus® Prime 21.4 فقط از Preliminary Design Ex پشتیبانی می کندample برای اهداف شبیه سازی، سنتز، گردآوری و تجزیه و تحلیل زمان بندی. عملکرد سخت افزار به طور کامل تأیید نشده است.
شکل 1. توسعه Stages
اطلاعات مرتبط
- راهنمای کاربر DisplayPort Intel FPGA IP
- مهاجرت به Intel Quartus Prime Pro Edition
1.1. ساختار دایرکتوری
شکل 2. ساختار دایرکتوری
جدول 1. طراحی مثالampاجزاء
| پوشه ها | Files |
| rtl/core | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((بلوک ساختمانی DP PMA UX) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((بلوک ساختمانی DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. سخت افزار و نرم افزار مورد نیاز
اینتل از سخت افزار و نرم افزار زیر برای آزمایش طراحی قبلی استفاده می کندampدر:
سخت افزار
- کیت توسعه سری I Agilex Intel
نرم افزار
- اینتل Quartus Prime
- Synopsys* VCL Simulator
1.3. تولید طرح
از ویرایشگر پارامتر DisplayPort Intel FPGA IP در نرم افزار Intel Quartus Prime برای ایجاد طرح قبلی استفاده کنیدampله
شکل 3. ایجاد جریان طراحی
- Tools ➤ IP Catalog را انتخاب کنید و Intel Agilex F-tile را به عنوان خانواده دستگاه مورد نظر انتخاب کنید.
توجه: طرح قبلیampفقط از دستگاه های Intel Agilex F-tile پشتیبانی می کند. - در کاتالوگ IP، DisplayPort Intel FPGA IP را پیدا کرده و دوبار کلیک کنید. پنجره New IP Variation ظاهر می شود.
- یک نام سطح بالا برای تنوع IP سفارشی خود تعیین کنید. ویرایشگر پارامتر تنظیمات تغییرات IP را در یک ذخیره می کند file تحت عنوان ip.
- می‌توانید یک دستگاه Intel Agilex F-tile خاص را در قسمت Device انتخاب کنید، یا انتخاب دستگاه نرم‌افزار Intel Quartus Prime پیش‌فرض را حفظ کنید.
- روی OK کلیک کنید. ویرایشگر پارامتر ظاهر می شود.
- پارامترهای مورد نظر را برای TX و RX پیکربندی کنید
- در طراحی سابقampدر برگه DisplayPort SST Parallel Loopback Without PCR را انتخاب کنید.
- Simulation را برای تولید testbench انتخاب کنید و Synthesis را برای تولید طراحی سخت افزاری انتخاب کنیدampله شما باید حداقل یکی از این گزینه ها را برای ایجاد طرح سابق انتخاب کنیدample fileس اگر هر دو را انتخاب کنید، زمان تولید بیشتر است.
- روی Generate Ex کلیک کنیدampطراحی.
1.4. شبیه سازی طراحی
دیسپلی پورت اینتل FPGA IP طراحی شده استample testbench یک طراحی حلقه بک سریال از یک نمونه TX به یک نمونه RX شبیه سازی می کند. یک ماژول تولید کننده الگوی ویدیویی داخلی نمونه DisplayPort TX را هدایت می کند و خروجی ویدیوی نمونه RX به چکرهای CRC در تست میز متصل می شود.
شکل 4. جریان شبیه سازی طراحی
- به پوشه Synopsys simulator بروید و VCS را انتخاب کنید.
- اجرای اسکریپت شبیه سازی
منبع vcs_sim.sh - اسکریپت Quartus TLG را اجرا می کند، تست بنچ را در شبیه ساز کامپایل و اجرا می کند.
- نتیجه را تجزیه و تحلیل کنید.
یک شبیه سازی موفق با مقایسه Source و Sink SRC به پایان می رسد.
1.5. تدوین و شبیه سازی طرح
شکل 5. تدوین و شبیه سازی طرح
برای کامپایل و اجرای یک تست نمایشی روی سخت افزار exampدر طراحی، مراحل زیر را دنبال کنید:
- اطمینان از سخت افزار قبلیampتولید طراحی کامل شده است.
- نرم افزار Intel Quartus Prime Pro Edition را اجرا کرده و باز کنید /quartus/agi_dp_demo.qpf.
- روی Processing ➤ Start Compilation کلیک کنید.
- صبر کنید تا Compilation کامل شود.
توجه: طرح سابقample از نظر عملکردی طرح اولیه را تأیید نمی کندampبر روی سخت افزار در این نسخه Quartus.
اطلاعات مرتبط
راهنمای کاربر کیت توسعه FPGA اینتل Agilex I-Series
1.6. DisplayPort Intel FPGA IP Design Exampپارامترهای le
جدول 2. DisplayPort Intel FPGA IP Design Exampپارامترهای دستگاه Intel Agilex F-tile
| پارامتر | ارزش | توضیحات |
| طراحی موجود به عنوان مثالample | ||
| Design را انتخاب کنید | • هیچکدام • DisplayPort SST Parallel Loopback بدون PCR |
طرح قبلی را انتخاب کنیدampتولید شود. • هیچ: بدون طراحی قبلیample برای انتخاب پارامتر فعلی موجود است • DisplayPort SST Loopback موازی بدون PCR: این طرح به عنوان مثالampهنگامی که پارامتر پورت تصویر ورودی را فعال می کنید، لوپ بک موازی را از سینک DisplayPort به منبع DisplayPort بدون ماژول Pixel Clock Recovery (PCR) نشان می دهد. |
| طراحی پیشینample Files | ||
| شبیه سازی | روشن، خاموش | برای ایجاد موارد لازم، این گزینه را روشن کنید files برای تست شبیه سازی. |
| سنتز | روشن، خاموش | برای ایجاد موارد لازم، این گزینه را روشن کنید files برای کامپایل و طراحی سخت افزار Intel Quartus Prime. |
| فرمت HDL تولید شده | ||
| ایجاد کنید File قالب | Verilog، VHDL | قالب HDL ترجیحی خود را برای طرح تولید شده انتخاب کنیدample fileمجموعه توجه: این گزینه فقط فرمت IP سطح بالای تولید شده را تعیین می کند fileس همه دیگر files (مثلاًampمیز تست و سطح بالا files برای نمایش سخت افزار) در فرمت Verilog HDL هستند. |
| کیت توسعه هدف | ||
| هیئت مدیره را انتخاب کنید | • بدون کیت توسعه • Intel Agilex I-Series کیت توسعه |
تابلویی را برای طرح مورد نظر انتخاب کنیدampله • No Development Kit: این گزینه تمام جنبه های سخت افزاری را برای طراحی قبلی حذف می کندampله هسته IP تمام تخصیص پین ها را روی پین های مجازی تنظیم می کند. • Intel Agilex I-Series FPGA Development Kit: این گزینه به طور خودکار دستگاه مورد نظر پروژه را برای مطابقت با دستگاه روی این کیت توسعه انتخاب می کند. در صورتی که نسخه برد شما دارای نوع متفاوتی از دستگاه باشد، می‌توانید دستگاه مورد نظر را با استفاده از پارامتر Change Target Device تغییر دهید. هسته IP تمام تخصیص پین ها را با توجه به کیت توسعه تنظیم می کند. توجه: طرح اولیه قبلیampدر این نسخه Quartus از نظر عملکردی روی سخت افزار تأیید نشده است. • Custom Development Kit: این گزینه به طراحی ex اجازه می دهدampباید روی یک کیت توسعه شخص ثالث با FPGA اینتل آزمایش شود. ممکن است لازم باشد که تخصیص پین ها را خودتان تنظیم کنید. |
| دستگاه هدف | ||
| دستگاه هدف را تغییر دهید | روشن، خاموش | این گزینه را روشن کنید و نوع دستگاه مورد نظر را برای کیت توسعه انتخاب کنید. |
طراحی Loopback موازی Examples
دیسپلی پورت اینتل FPGA IP طراحی شده استamples لوپ بک موازی را از نمونه DisplayPort RX به نمونه DisplayPort TX بدون ماژول Pixel Clock Recovery (PCR) با نرخ ثابت نشان می دهد.
جدول 3. DisplayPort Intel FPGA IP Design Exampل برای دستگاه Intel Agilex F-tile Device
| طراحی پیشینample | تعیین | نرخ داده | حالت کانال | نوع Loopback |
| DisplayPort SST Loopback موازی بدون PCR | DisplayPort SST | HBR3 | سیمپلکس | موازی بدون PCR |
2.1. ویژگی های طراحی Loopback موازی اینتل Agilex F-tile DisplayPort SST
طراحی حلقه بک موازی SST سابقamples انتقال یک جریان ویدئو را از سینک DisplayPort به منبع DisplayPort بدون بازیابی ساعت پیکسل (PCR) با نرخ ثابت نشان می دهد.
شکل 6. Intel Agilex F-tile DisplayPort SST Loopback موازی بدون PCR
- در این نوع، پارامتر منبع DisplayPort، TX_SUPPORT_IM_ENABLE، روشن است و از رابط تصویر ویدیویی استفاده می‌شود.
- سینک DisplayPort جریان ویدیو و یا صدا را از منبع ویدیوی خارجی مانند GPU دریافت می کند و آن را به رابط ویدیویی موازی رمزگشایی می کند.
- خروجی ویدیوی سینک DisplayPort مستقیماً رابط ویدیوی منبع DisplayPort را هدایت می کند و قبل از ارسال به مانیتور به پیوند اصلی DisplayPort رمزگذاری می کند.
- IOPLL هر دو سینک DisplayPort و ساعت های ویدئویی منبع را با فرکانس ثابت هدایت می کند.
- اگر سینک DisplayPort و پارامتر MAX_LINK_RATE منبع روی HBR3 و PIXELS_PER_CLOCK روی Quad پیکربندی شده باشد، ساعت ویدیویی روی 300 مگاهرتز کار می‌کند تا از نرخ پیکسل 8Kp30 (1188/4 = 297 مگاهرتز) پشتیبانی کند.
2.2. طرح ساعت
طرح زمان بندی دامنه های ساعت را در طراحی دیسپلی پورت اینتل FPGA IP نشان می دهد.ampله
شکل 7. اینتل Agilex F-tile DisplayPort طرح کلاکینگ
جدول 4. سیگنال های طرح کلاکینگ
| ساعت در نمودار | توضیحات |
| SysPLL refclk | ساعت مرجع سیستم PLL F-tile که می تواند هر فرکانس ساعتی باشد که برای آن فرکانس خروجی بر PLL سیستم قابل تقسیم است. در این طرح سابقample، system_pll_clk_link و rx/tx refclk_link همان refclk SysPLL را به اشتراک می‌گذارند که 150 مگاهرتز است. قبل از اتصال پورت خروجی مربوطه به DisplayPort Phy Top، باید یک ساعت در حال اجرا آزاد باشد که از یک پین ساعت مرجع فرستنده گیرنده اختصاصی به پورت ساعت ورودی Reference و System PLL Clocks IP متصل شده باشد. |
| system_pll_clk_link | حداقل فرکانس خروجی سیستم PLL برای پشتیبانی از تمام نرخ DisplayPort 320 مگاهرتز است. این طرح سابقample از 900 مگاهرتز (بالاترین) فرکانس خروجی استفاده می کند تا refclk SysPLL را بتوان با rx/tx refclk_link که 150 مگاهرتز است به اشتراک گذاشت. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR و Tx PLL Link refclk که روی 150 مگاهرتز ثابت شد تا از تمام نرخ داده DisplayPort پشتیبانی کند. |
| rx_ls_clkout/tx آیا clkout است | DisplayPort ساعت سرعت را به هسته IP DisplayPort پیوند دهید. فرکانس معادل نرخ داده تقسیم بر عرض داده موازی. Exampدر: فرکانس = سرعت داده / عرض داده = 8.1 گیگ (HBR3) / 40 بیت = 202.5 مگاهرتز |
2.3. شبیه سازی Testbench
تست شبیه سازی، حلقه بک سریال DisplayPort TX را به RX شبیه سازی می کند.
شکل 8. دیاگرام بلوک آزمایشی شبیه سازی حالت ساده شبیه سازی حالت FPGA IP اینتل DisplayPort
جدول 5. اجزای تست
| جزء | توضیحات |
| تولید کننده الگوی ویدیویی | این ژنراتور الگوهای نوار رنگی را تولید می کند که می توانید آنها را پیکربندی کنید. می توانید زمان بندی فرمت ویدیو را پارامتر کنید. |
| کنترل میز تست | این بلوک توالی آزمایش شبیه سازی را کنترل می کند و سیگنال های محرک لازم را به هسته TX تولید می کند. بلوک کنترل محفظه تست نیز مقدار CRC را از منبع و سینک برای مقایسه می خواند. |
| جستجوگر فرکانس ساعت سرعت لینک RX | این بررسی کننده بررسی می کند که آیا فرکانس ساعت بازیابی شده فرستنده گیرنده RX با نرخ داده مورد نظر مطابقت دارد یا خیر. |
| جستجوگر فرکانس ساعت سرعت لینک TX | این بررسی کننده بررسی می کند که آیا فرکانس ساعت بازیابی شده توسط گیرنده TX با نرخ داده مورد نظر مطابقت دارد یا خیر. |
تست شبیه سازی تاییدیه های زیر را انجام می دهد:
جدول 6. تأییدیه های تست میز
| معیارهای آزمون | تأیید |
| • آموزش پیوند با نرخ داده HBR3 • برای بررسی اینکه آیا وضعیت DP هر دو فرکانس TX و RX Link Speed را تنظیم و اندازه گیری می کند، رجیسترهای DPCD را بخوانید. |
بررسی فرکانس را برای اندازه گیری خروجی فرکانس ساعت Link Speed از فرستنده گیرنده TX و RX ادغام می کند. |
| • الگوی ویدیویی را از TX به RX اجرا کنید. • CRC را برای منبع و سینک بررسی کنید تا بررسی کنید که آیا مطابقت دارند یا خیر |
• ژنراتور الگوی ویدیویی را به منبع DisplayPort برای تولید الگوی ویدیو متصل می کند. • کنترل Testbench سپس هر دو منبع و سینک CRC را از رجیسترهای DPTX و DPRX می خواند و برای اطمینان از یکسان بودن هر دو مقدار CRC مقایسه می کند. توجه: برای اطمینان از محاسبه CRC، باید پارامتر اتوماسیون تست پشتیبانی CTS را فعال کنید. |
تاریخچه ویرایش سند برای DisplayPort Intel
Agilex F-tile FPGA IP Design Exampراهنمای کاربر
| نسخه سند | اینتل Quartus نسخه پرایم | نسخه IP | تغییرات |
| 2021.12.13 | 21.4 | 21.0.0 | انتشار اولیه |
شرکت اینتل تمامی حقوق محفوظ است. اینتل، لوگوی اینتل و سایر علائم اینتل علائم تجاری Intel Corporation یا شرکت های تابعه آن هستند. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان و بدون اطلاع قبلی، هر محصول و خدماتی را تغییر دهد. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، بر عهده نمی گیرد، مگر اینکه صراحتاً به صورت کتبی توسط اینتل موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند.
*اسامی و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شود.
ISO 9001: 2015 ثبت شده
نسخه آنلاین
ارسال بازخورد
UG-20347
شناسه: 709308
نسخه: 2021.12.13
اسناد / منابع
 |
Intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdfراهنمای کاربر DisplayPort Agilex F-Tile FPGA IP Design Example، DisplayPort Agilex، F-Tile FPGA IP Design Example، F-Tile FPGA IP Design، FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308 |
