DisplayPort Agilex F タイル FPGA IP 設計例ample
ユーザーガイド
インテル® Quartus® Prime Design Suite 向けに更新: 21.4
IP バージョン: 21.0.0

DisplayPort インテル FPGA IP 設計例ample クイック スタート ガイド

DisplayPort インテル® FPGA IP デザイン exampインテル Agilex™ F タイル デバイス用のファイルには、シミュレーション テストベンチと、コンパイルとハードウェア テストをサポートするハードウェア設計が含まれています。
DisplayPort インテル FPGA IP は、次のデザイン ex を提供します。ampレ：

• 静的レートでのピクセル クロック リカバリ (PCR) モジュールを使用しない DisplayPort SST パラレル ループバック

デザインexを生成するときampパラメータエディタが自動的に fileハードウェアでデザインをシミュレート、コンパイル、およびテストするために必要です。
注記： インテル Quartus® Prime 21.4 ソフトウェア・バージョンは、Preliminary Design Ex のみをサポートしますampシミュレーション、合成、コンパイル、およびタイミング解析用のファイル。 ハードウェアの機能は完全には検証されていません。
図 1. 開発 Stages

関連情報

• DisplayPort インテル FPGA IP ユーザーガイド
• インテル Quartus Prime プロ・エディションへの移行

1.1。 ディレクトリ構造
図 2. ディレクトリ構造

表 1. 設計例ampル コンポーネント

フォルダ	Files
rtl/コア	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX ビルディング ブロック)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX ビルディング ブロック)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2。 ハードウェアとソフトウェアの要件
インテルは、次のハードウェアとソフトウェアを使用して設計をテストします。amp上：
ハードウェア

• インテル Agilex I シリーズ開発キット

ソフトウェア

• インテル Quartus Prime
• Synopsys* VCL シミュレーター

1.3. デザインの生成
インテル Quartus Prime ソフトウェアで DisplayPort インテル FPGA IP パラメーター・エディターを使用して、デザインを生成します。ampル。
図 3. デザイン フローの生成

1. Tools ➤ IP Catalog を選択し、Intel Agilex F-tile をターゲット デバイス ファミリとして選択します。
   注: デザイン example は、インテル Agilex F タイル デバイスのみをサポートします。
2. IP カタログで、DisplayPort Intel FPGA IP を見つけてダブルクリックします。 [新しい IP バリエーション] ウィンドウが表示されます。
3. カスタム IP バリエーションの最上位の名前を指定します。 Parameter Editor は、IP バリエーション設定を file 命名された.ip。
4. Device フィールドで特定の インテル Agilex F タイル デバイスを選択するか、デフォルトの インテル Quartus Prime ソフトウェア デバイスの選択を維持することができます。
5. [OK] をクリックします。 パラメータエディタが表示されます。
6. TX と RX の両方に必要なパラメーターを構成します。
7. 設計例についてample タブで、DisplayPort SST Parallel Loopback Without PCR を選択します。
8. Simulation を選択してテストベンチを生成し、Synthesis を選択してハードウェア デザイン ex を生成します。ampル。 デザイン ex を生成するには、これらのオプションの少なくとも XNUMX つを選択する必要があります。ample file秒。 両方を選択すると、生成時間が長くなります。
9. [Ex を生成] をクリックしますampル・デザイン。

1.4。 設計のシミュレーション
DisplayPort インテル FPGA IP デザイン exampファイル テストベンチは、TX インスタンスから RX インスタンスへのシリアル ループバック デザインをシミュレートします。 内部ビデオ パターン ジェネレーター モジュールは DisplayPort TX インスタンスを駆動し、RX インスタンス ビデオ出力はテストベンチの CRC チェッカーに接続します。
図 4. デザイン シミュレーション フロー

1. Synopsys シミュレータ フォルダに移動し、VCS を選択します。
2. シミュレーション スクリプトを実行します。
   ソース vcs_sim.sh
3. スクリプトは Quartus TLG を実行し、シミュレーターでテストベンチをコンパイルして実行します。
4. 結果を分析します。
   シミュレーションが成功すると、ソースとシンクの SRC が比較されます。

1.5。 デザインのコンパイルとシミュレーション
図 5. デザインのコンパイルとシミュレーション

ハードウェア ex でデモンストレーション テストをコンパイルして実行するにはamp次の手順に従います。

1. ハードウェア ex を確保ampファイルデザインの生成が完了しました。
2. インテル Quartus Prime プロ・エディション ソフトウェアを起動して開く/quartus/agi_dp_demo.qpf.
3. [処理] ➤ [コンパイルの開始] をクリックします。
4. コンパイルが完了するまで待ちます。

注記： デザインの元ampファイルは機能的に検証されていません 予備設計 Exampこの Quartus リリースのハードウェア上のファイル。
関連情報
インテル Agilex I シリーズ FPGA 開発キットのユーザーガイド

1.6。 DisplayPort インテル FPGA IP 設計例ampファイル パラメータ
表 2. DisplayPort インテル FPGA IP 設計例ampインテル Agilex F タイル デバイスの le パラメーター

パラメータ	価値	説明
利用可能な設計例ample
デザインを選択	• なし • DisplayPort SST パラレル PCR なしのループバック	デザインexを選択ampファイルが生成されます。 • なし: デザインなしampファイルは、現在のパラメータ選択に使用できます • PCR を使用しない DisplayPort SST パラレル ループバック: この設計は、ampこのファイルは、Enable Video Input Image Port パラメーターをオンにした場合の、ピクセル クロック リカバリ (PCR) モジュールを使用しない DisplayPort シンクから DisplayPort ソースへの並列ループバックを示しています。
設計例ample Files
シミュレーション	オン、オフ	このオプションをオンにすると、必要な files シミュレーション テストベンチ用。
合成	オン、オフ	このオプションをオンにすると、必要な fileインテル Quartus Prime のコンパイルとハードウェア設計のための s。
生成された HDL 形式
生成する File 形式	Verilog、VHDL	生成されたデザインの優先 HDL 形式を選択します。ample fileセット。 注記： このオプションは、生成された最上位 IP のフォーマットのみを決定します。 file秒。 他のすべて files (例: exampル テストベンチとトップ レベル file（ハードウェア デモンストレーション用）は Verilog HDL 形式です。
ターゲット開発キット
ボードを選択	• 開発キットなし • インテル Agilex I シリーズ 開発キット	ターゲット デザインのボードを選択します。ampル。 • 開発キットなし: このオプションは、設計 ex のすべてのハードウェア面を除外します。ampル。 IP コアは、すべてのピン割り当てを仮想ピンに設定します。 • インテル Agilex I シリーズ FPGA 開発キット: このオプションは、プロジェクトのターゲット デバイスを自動的に選択して、この開発キットのデバイスと一致させます。 ボード リビジョンに別のデバイス バリアントがある場合は、Change Target Device パラメータを使用してターゲット デバイスを変更できます。 IP コアは、開発キットに従ってすべてのピン割り当てを設定します。 注記： 予備設計 Exampファイルは、この Quartus リリースのハードウェアで機能的に検証されていません。 • カスタム開発キット: このオプションでは、設計を元に戻すことができます。ampこのファイルは、Intel FPGA を搭載したサードパーティの開発キットでテストされます。 ピンの割り当てを自分で設定する必要がある場合があります。
	ターゲットデバイス
ターゲット デバイスの変更	オン、オフ	このオプションをオンにして、開発キットに適したデバイス バリアントを選択します。

並列ループバック設計例ampレ

DisplayPort インテル FPGA IP デザイン exampこれらのファイルは、静的レートでのピクセル クロック リカバリ (PCR) モジュールを使用しない、DisplayPort RX インスタンスから DisplayPort TX インスタンスへの並列ループバックを示しています。
表 3. DisplayPort インテル FPGA IP 設計例ampインテル Agilex F タイル デバイスのファイル

設計例ample	指定	データレート	チャネルモード	ループバック タイプ
PCR を使用しない DisplayPort SST パラレル ループバック	DisplayPort SST	HBR3	シンプレックス	PCR なしの並列

2.1. インテル Agilex F タイル DisplayPort SST パラレル ループバック デザインの機能
SST 並列ループバック設計 exampこれらのファイルは、DisplayPort シンクから DisplayPort ソースへの単一ビデオ ストリームの伝送を、静的レートでのピクセル クロック リカバリ (PCR) なしで示します。

図 6. インテル Agilex F タイル DisplayPort SST パラレル ループバック (PCR なし)

• このバリアントでは、DisplayPort ソースのパラメータ TX_SUPPORT_IM_ENABLE がオンになり、ビデオ イメージ インターフェイスが使用されます。
• DisplayPort シンクは、GPU などの外部ビデオ ソースからビデオまたはオーディオ ストリーミングを受信し、それをパラレル ビデオ インターフェイスにデコードします。
• DisplayPort シンク ビデオ出力は、DisplayPort ソース ビデオ インターフェイスを直接駆動し、モニターに送信する前に DisplayPort メイン リンクにエンコードします。
• IOPLL は、固定周波数で DisplayPort シンクとソース ビデオ クロックの両方を駆動します。
• DisplayPort シンクとソースの MAX_LINK_RATE パラメーターが HBR3 に構成され、PIXELS_PER_CLOCK が Quad に構成されている場合、ビデオ クロックは 300 MHz で実行され、8Kp30 ピクセル レート (1188/4 = 297 MHz) をサポートします。

2.2. クロッキング方式
クロッキング方式は、DisplayPort Intel FPGA IP デザイン例のクロック ドメインを示しています。ampル。
図 7. インテル Agilex F タイル DisplayPort トランシーバーのクロッキング方式

表 4. クロッキング方式の信号

図の時計	説明
SysPLL refclk	F タイルのシステム PLL 基準クロック。その出力周波数のシステム PLL で分周可能な任意のクロック周波数にすることができます。 このデザインの例ではampファイル、system_pll_clk_link および rx/tx refclk_link は、150Mhz の同じ SysPLL refclk を共有しています。 これは、対応する出力ポートを DisplayPort Phy Top に接続する前に、専用トランシーバー基準クロック ピンから Reference and System PLL Clocks IP の入力クロック ポートに接続されるフリー ランニング クロックである必要があります。
system_pll_clk_link	すべての DisplayPort レートをサポートするための最小システム PLL 出力周波数は 320Mhz です。 このデザインexample は 900 Mhz (最高) の出力周波数を使用するため、SysPLL refclk は 150 Mhz の rx/tx refclk_link と共有できます。
rx_cdr_refclk_link/tx_pll_refclk_link	すべての DisplayPort データ レートをサポートするために 150 Mhz に固定された Rx CDR および Tx PLL リンク refclk。
rx_ls_clkout/tx は clkout です	DisplayPort リンク速度 DisplayPort IP コアをクロックするクロック。 データ レートをパラレル データ幅で割った値に相当する周波数。 Examp上： 周波数 = データ レート/データ幅 = 8.1G (HBR3) / 40 ビット = 202.5MHz

2.3. シミュレーション テストベンチ
シミュレーション テストベンチは、RX への DisplayPort TX シリアル ループバックをシミュレートします。
図 8. DisplayPort Intel FPGA IP シンプレックス モード シミュレーション テストベンチのブロック図

表 5. テストベンチのコンポーネント

成分	説明
ビデオ パターン ジェネレーター	このジェネレーターは、構成可能なカラー バー パターンを生成します。 ビデオ形式のタイミングをパラメータ化できます。
テストベンチ制御	このブロックは、シミュレーションのテスト シーケンスを制御し、TX コアに必要なスティミュラス信号を生成します。 また、テストベンチ コントロール ブロックは、ソースとシンクの両方から CRC 値を読み取り、比較を行います。
RX リンク速度クロック周波数チェッカー	このチェッカーは、RX トランシーバーのリカバリ クロック周波数が目的のデータ レートと一致するかどうかを検証します。
TX リンク速度クロック周波数チェッカー	このチェッカーは、TX トランシーバーのリカバリ クロック周波数が目的のデータ レートと一致するかどうかを検証します。

シミュレーション テストベンチは、次の検証を行います。
表 6. テストベンチの検証

テスト基準	検証
• データ レート HBR3 でのリンク トレーニング • DPCD レジスタを読み取って、DP ステータスが TX と RX リンク速度の両方を設定および測定しているかどうかを確認します。	周波数チェッカーを統合して、TX および RX トランシーバーからのリンク速度クロックの周波数出力を測定します。
• TX から RX へのビデオ パターンを実行します。 • ソースとシンクの両方の CRC を検証して、それらが一致しているかどうかを確認します。	• ビデオ パターン ジェネレーターを DisplayPort ソースに接続して、ビデオ パターンを生成します。 • テストベンチ コントロールは次に、ソースとシンクの両方の CRC を DPTX および DPRX レジスタから読み出し、比較して両方の CRC 値が同一であることを確認します。 注記： CRC が確実に計算されるようにするには、Support CTS テスト自動化パラメーターを有効にする必要があります。

DisplayPort Intel の文書改訂履歴

Agilex F タイル FPGA IP 設計例ampユーザーガイド

ドキュメントバージョン	インテル Quartus Prime バージョン	IPバージョン	変更点
2021.12.13	21.4	21.0.0	初回リリース。

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UG-20347
ID: 709308
バージョン: 2021.12.13

ドキュメント / リソース

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参考文献

• ユーザーマニュアル