DisplayPort Agilex F-Tile FPGA IP Design Example
מדריך למשתמש
עודכן עבור Intel® Quartus® Prime Design Suite: 21.4
גרסת IP: 21.0.0

DisplayPort Intel FPGA IP Design Exampמדריך להתחלה מהירה

עיצוב ה-IP DisplayPort Intel® FPGA למשלamples עבור התקני Intel Agilex™ F-tile כוללים שולחן בדיקה מדמה ועיצוב חומרה התומך בהידור ובדיקות חומרה.
DisplayPort Intel FPGA IP מציע את העיצוב הבא למשלamples:

• DisplayPort SST לולאה מקבילה ללא מודול Pixel Clock Recovery (PCR) בקצב סטטי

כאשר אתה יוצר עיצוב לדוגמהample, עורך הפרמטרים יוצר אוטומטית את fileיש צורך לדמות, להדר ולבדוק את העיצוב בחומרה.
פֶּתֶק: גרסת התוכנה Intel Quartus® Prime 21.4 תומכת רק ב-Preliminary Design Example למטרות סימולציה, סינתזה, קומפילציה וניתוח תזמון. פונקציונליות החומרה אינה מאומתת במלואה.
איור 1. פיתוח שtages

מידע קשור

• מדריך למשתמש של DisplayPort Intel FPGA IP
• מעבר ל-Intel Quartus Prime Pro Edition

1.1. מבנה ספריות
איור 2. מבנה ספריות

טבלה 1. עיצוב דוגמהample Components

תיקיות	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((אבן בניין DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((אבן בניין DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. דרישות חומרה ותוכנה
אינטל משתמשת בחומרה ובתוכנה הבאים כדי לבדוק את העיצוב, למשלampעל:
חוּמרָה

• ערכת פיתוח של Intel Agilex I-Series

תוֹכנָה

• Intel Quartus Prime
• סימולטור VCL של Synopsys*

1.3. יצירת העיצוב
השתמש בעורך הפרמטרים DisplayPort Intel FPGA IP בתוכנת Intel Quartus Prime כדי ליצור את העיצוב למשלample.
איור 3. יצירת זרימת העיצוב

1. בחר כלים ➤ קטלוג IP, ובחר Intel Agilex F-tile כמשפחת מכשירי היעד.
   הערה: העיצוב לשעברample תומך רק בהתקני Intel Agilex F-tile.
2. בקטלוג ה-IP, אתר ולחץ פעמיים על DisplayPort Intel FPGA IP. החלון וריאציה IP חדשה מופיע.
3. ציין שם ברמה העליונה עבור גרסת ה-IP המותאמת אישית שלך. עורך הפרמטרים שומר את הגדרות גרסת ה-IP ב-a file בשם .ip.
4. אתה יכול לבחור התקן ספציפי של Intel Agilex F-tile בשדה Device, או לשמור את בחירת ברירת המחדל של התוכנה Intel Quartus Prime.
5. לחץ על אישור. עורך הפרמטרים מופיע.
6. הגדר את הפרמטרים הרצויים הן עבור TX והן עבור RX
7. על ה-Design Exampבכרטיסייה, בחר DisplayPort SST Parallel Loopback ללא PCR.
8. בחר סימולציה כדי ליצור את ספסל הבדיקה, ובחר סינתזה כדי ליצור את עיצוב החומרה למשלample. עליך לבחור לפחות אחת מהאפשרויות הללו כדי ליצור את העיצוב למשלample fileס. אם תבחר בשניהם, זמן ההפקה ארוך יותר.
9. לחץ על צור דוגמהample Design.

1.4. הדמיית העיצוב
עיצוב DisplayPort Intel FPGA IP example testbench מדמה עיצוב לולאה טורית ממופע TX למופע RX. מודול מחולל דפוסי וידאו פנימי מניע את מופע DisplayPort TX ופלט הווידאו של מופע RX מתחבר לבודקי CRC בספסל הבדיקה.
איור 4. זרימת סימולציה של עיצוב

1. עבור אל תיקיית סימולטור Synopsys ובחר VCS.
2. הפעל סקריפט סימולציה.
   מקור vcs_sim.sh
3. הסקריפט מבצע Quartus TLG, קומפילציה ומפעיל את ספסל הבדיקה בסימולטור.
4. נתח את התוצאה.
   סימולציה מוצלחת מסתיימת בהשוואת מקור ו-Sink SRC.

1.5. קומפילציה וסימולציה של העיצוב
איור 5. קומפילציה וסימולציה של העיצוב

לקמפל ולהפעיל מבחן הדגמה על החומרה למשלampלעיצוב, בצע את השלבים הבאים:

1. ודא חומרה למשלampדור העיצוב הושלם.
2. הפעל את תוכנת Intel Quartus Prime Pro Edition ופתח /quartus/agi_dp_demo.qpf.
3. לחץ על עיבוד ➤ התחל הידור.
4. המתן עד שהקומפילציה תסתיים.

פֶּתֶק: העיצוב לשעברample אינו מאמת פונקציונלית עיצוב ראשוני Exampחומרה במהדורה זו של Quartus.
מידע קשור
מדריך למשתמש של Intel Agilex I-Series FPGA Development Kit

1.6. DisplayPort Intel FPGA IP Design Example פרמטרים
טבלה 2. DisplayPort Intel FPGA IP Design Example פרמטרים עבור התקן Intel Agilex F-tile

פָּרָמֶטֶר	עֵרֶך	תֵאוּר
עיצוב זמין Example
בחר עיצוב	• אף אחד • DisplayPort SST Parallel Loopback ללא PCR	בחר את העיצוב למשלample שייווצר. • אין: ללא עיצוב למשלample זמין עבור בחירת הפרמטר הנוכחי • DisplayPort SST Loopback מקביל ללא PCR: עיצוב זה למשלample מדגים לולאה מקבילה מ-DisplayPort sink למקור DisplayPort ללא מודול Pixel Clock Recovery (PCR) כאשר אתה מפעיל את הפרמטר Enable Video Input Image Port.
עיצוב דוגמהample Files
הַדמָיָה	ללא שם: מופעל, כבוי	הפעל אפשרות זו כדי ליצור את הדרוש files עבור ספסל המבחן של סימולציה.
סִינתֶזָה	ללא שם: מופעל, כבוי	הפעל אפשרות זו כדי ליצור את הדרוש files עבור הידור ועיצוב חומרה של Intel Quartus Prime.
פורמט HDL שנוצר
לִיצוֹר File פוּרמָט	Verilog, VHDL	בחר את פורמט ה-HDL המועדף עליך עבור העיצוב שנוצר למשלample fileמַעֲרֶכֶת. פֶּתֶק: אפשרות זו קובעת רק את הפורמט עבור ה-IP ברמה העליונה שנוצרה fileס. כל שאר files (למשל דוגמהampספסלי בדיקה ורמה עליונה files להדגמת חומרה) הם בפורמט Verilog HDL.
ערכת פיתוח יעד
בחר לוח	• ללא ערכת פיתוח • Intel Agilex I-Series ערכת פיתוח	בחר את הלוח עבור העיצוב הממוקד למשלample. • ללא ערכת פיתוח: אפשרות זו אינה כוללת את כל היבטי החומרה עבור העיצוב, למשלample. ליבת ה-IP מגדירה את כל הקצאות הפינים לסיכות וירטואליות. • Intel Agilex I-Series FPGA Development Kit: אפשרות זו בוחרת אוטומטית את מכשיר היעד של הפרויקט כך שיתאים למכשיר בערכת פיתוח זו. אתה יכול לשנות את מכשיר היעד באמצעות הפרמטר Change Target Device אם לגרסה של הלוח שלך יש גרסה שונה של מכשיר. ליבת ה-IP מגדירה את כל הקצאות הפינים בהתאם לערכת הפיתוח. פֶּתֶק: עיצוב ראשוני Example אינו מאומת פונקציונלית בחומרה במהדורה זו של Quartus. • ערכת פיתוח מותאמת אישית: אפשרות זו מאפשרת את העיצוב למשלampלבדיקה על ערכת פיתוח של צד שלישי עם Intel FPGA. ייתכן שתצטרך להגדיר את הקצאות הסיכה בעצמך.
	מכשיר מטרה
שנה התקן יעד	ללא שם: מופעל, כבוי	הפעל אפשרות זו ובחר את גרסת המכשיר המועדפת עבור ערכת הפיתוח.

דוגמה לעיצוב לולאה מקבילהamples

עיצוב DisplayPort Intel FPGA IP exampאלה מדגימים לולאה מקבילה ממופע DisplayPort RX למופע DisplayPort TX ללא מודול Pixel Clock Recovery (PCR) בקצב סטטי.
טבלה 3. DisplayPort Intel FPGA IP Design Example עבור התקן Intel Agilex F-tile

עיצוב דוגמהample	יִעוּד	קצב נתונים	מצב ערוץ	סוג לולאה
DisplayPort SST לולאה מקבילה ללא PCR	DisplayPort SST	HBR3	סימפלקס	מקביל ללא PCR

2.1. Intel Agilex F-tile DisplayPort SST תכונות עיצוב לולאה מקבילה
עיצוב הלולאה המקבילית SST למשלampאלה מדגימים שידור של זרם וידאו בודד מכיור DisplayPort למקור DisplayPort ללא שחזור שעון פיקסל (PCR) בקצב סטטי.

איור 6. Intel Agilex F-tile DisplayPort SST Loopback מקביל ללא PCR

• בגרסה זו, הפרמטר של מקור DisplayPort, TX_SUPPORT_IM_ENABLE, מופעל ונעשה שימוש בממשק תמונת הווידאו.
• כיור ה-DisplayPort מקבל הזרמת וידאו או אודיו ממקור וידאו חיצוני כגון GPU ומפענח אותו לממשק וידאו מקביל.
• פלט הווידאו של ה-DisplayPort מניע ישירות את ממשק הווידאו מקור DisplayPort ומקודד לקישור הראשי של DisplayPort לפני השידור לצג.
• ה-IOPLL מניע הן את כיור ה-DisplayPort והן את שעוני הווידאו המקור בתדר קבוע.
• אם הפרמטר MAX_LINK_RATE של DisplayPort ושל המקור מוגדר ל-HBR3 ו-PIXELS_PER_CLOCK מוגדר ל-Quad, שעון הווידאו פועל במהירות של 300 מגה-הרץ כדי לתמוך בקצב פיקסלים של 8Kp30 (1188/4 = 297 מגה-הרץ).

2.2. תוכנית שעון
ערכת השעון ממחישה את תחומי השעון בעיצוב DisplayPort Intel FPGA IP למשלample.
איור 7. ערכת השעון של Intel Agilex F-tile DisplayPort Transceiver

טבלה 4. אותות תכנית שעון

שעון בתרשים	תֵאוּר
SysPLL refclk	F-tile System PLL שעון ייחוס שיכול להיות כל תדר שעון הניתן לחלוקה על ידי System PLL עבור אותו תדר פלט. בעיצוב זה אקסample, system_pll_clk_link ו-rx/tx refclk_link חולקים את אותו SysPLL refclk שהוא 150Mhz. זה חייב להיות שעון פועל חופשי המחובר מפין שעון ייעודי של מקלט משדר ליציאת שעון הכניסה של Reference and System PLL Clocks IP, לפני חיבור יציאת הפלט המתאימה ל-DisplayPort Phy Top.
system_pll_clk_link	תדר הפלט המינימלי של מערכת PLL לתמיכה בכל קצב ה-DisplayPort הוא 320Mhz. עיצוב זה לשעברample משתמש בתדר פלט של 900 מגה-הרץ (הגבוה ביותר) כך שניתן לשתף SysPLL refclk עם rx/tx refclk_link שהוא 150 מגה-הרץ.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR ו-Tx PLL Link refclk אשר קבועים ל-150 מגה-הרץ כדי לתמוך בכל קצב הנתונים של DisplayPort.
rx_ls_clkout/tx האם clkout	שעון מהירות קישור DisplayPort לשעון ליבת DisplayPort IP. תדירות שווה ערך לקצב נתונים חלק ברוחב נתונים מקבילים. Exampעל: תדירות = קצב נתונים/רוחב נתונים = 8.1G (HBR3) / 40 סיביות = 202.5 מגהרץ

2.3. ספסל בדיקה של סימולציה
ספסל הבדיקה של הסימולציה מדמה את הלולאה הטורית של DisplayPort TX ל-RX.
איור 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

טבלה 5. רכיבי ספסל בדיקה

רְכִיב	תֵאוּר
מחולל דפוסי וידאו	מחולל זה מייצר דפוסי סרגל צבע שניתן להגדיר. אתה יכול להגדיר פרמטרים של תזמון פורמט הווידאו.
בקרת ספסל בדיקה	בלוק זה שולט ברצף הבדיקה של הסימולציה ומייצר את אותות הגירוי הדרושים לליבה TX. בלוק הבקרה של ספסל הבדיקה גם קורא את ערך ה-CRC הן מהמקור והן מהשקע כדי לבצע השוואות.
בודק תדר שעון RX Link Speed	בודק זה מוודא אם תדר השעון המשוחזר של משדר RX תואם את קצב הנתונים הרצוי.
בודק תדר שעון מהירות קישור TX	בודק זה מוודא אם תדר השעון המשוחזר של משדר ה-TX תואם את קצב הנתונים הרצוי.

שולחן הבדיקה של הסימולציה עושה את האימותים הבאים:
טבלה 6. אימותי ספסל בדיקה

קריטריוני בדיקה	אימות
• אימון קישור ב-Data Rate HBR3 • קרא את אוגרי ה-DPCD כדי לבדוק אם סטטוס ה-DP קובע ומודד את תדר מהירות הקישור של TX וגם RX.	משלב בודק תדרים כדי למדוד את פלט התדר של שעון ה-Link Speed ​​ממקלט ה-TX ו-RX.
• הפעל דפוס וידאו מ-TX ל-RX. • אמת את ה-CRC עבור המקור והסינק כדי לבדוק אם הם תואמים	• מחבר מחולל דפוסי וידאו למקור DisplayPort כדי ליצור את דפוס הווידאו. • בקרת Testbench בשלב הבא קורא את ה-Source ו-Sink CRC מאוגרי DPTX ו-DPRX ומשווה כדי להבטיח ששני ערכי ה-CRC זהים. פֶּתֶק: כדי להבטיח ש-CRC מחושב, עליך להפעיל את פרמטר אוטומציה של בדיקת CTS.

היסטוריית תיקונים של מסמך עבור DisplayPort Intel

Agilex F-tile FPGA IP Design Exampהמדריך למשתמש

גרסת מסמך	גרסת Intel Quartus Prime	גרסת IP	שינויים
2021.12.13	21.4	21.0.0	שחרור ראשוני.

תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים.
*שמות ומותגים אחרים עשויים להיטען כרכושם של אחרים.
ISO 9001: 2015 רשומים

גרסה מקוונת
שלח משוב
UG-20347
תְעוּדַת זֶהוּת: 709308
גִרְסָה: 2021.12.13

מסמכים / משאבים

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdfמדריך למשתמש DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308

הפניות

• מדריך למשתמש