Disseny IP DisplayPort Agilex F-Tile FPGA Example
Guia d'usuari
Actualitzat per a Intel® Quartus® Prime Design Suite: 21.4
Versió IP: 21.0.0

DisplayPort Intel FPGA IP Disseny Example Guia d'inici ràpid

El disseny IP DisplayPort Intel® FPGA exampEls fitxers per als dispositius Intel Agilex™ F-tile inclouen un banc de proves de simulació i un disseny de maquinari que admet la compilació i les proves de maquinari.
El DisplayPort Intel FPGA IP ofereix el següent disseny, examples:

• Loopback paral·lel DisplayPort SST sense mòdul Pixel Clock Recovery (PCR) a velocitat estàtica

Quan genereu un disseny example, l'editor de paràmetres crea automàticament el fitxer fileÉs necessari per simular, compilar i provar el disseny en maquinari.
Nota: La versió de programari Intel Quartus® Prime 21.4 només admet el disseny preliminar Example per a finalitats de simulació, síntesi, compilació i anàlisi de temporització. La funcionalitat del maquinari no està completament verificada.
Figura 1. Desenvolupament Stages

Informació relacionada

• Guia d'usuari de DisplayPort Intel FPGA IP
• Migració a Intel Quartus Prime Pro Edition

1.1. Estructura de directoris
Figura 2. Estructura de directoris

Taula 1. Disseny Example Components

Carpetes	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((bloc de construcció DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((bloc de construcció DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Requisits de maquinari i programari
Intel utilitza el següent maquinari i programari per provar el disseny, exampLI:
Maquinari

• Kit de desenvolupament Intel Agilex I-Series

Programari

• Intel Quartus Prime
• Synopsys* Simulador de VCL

1.3. Generació del Disseny
Utilitzeu l'editor de paràmetres IP DisplayPort Intel FPGA al programari Intel Quartus Prime per generar el disseny, pample.
Figura 3. Generació del flux de disseny

1. Seleccioneu Eines ➤ Catàleg IP i seleccioneu Intel Agilex F-tile com a família de dispositius de destinació.
   Nota: El disseny example només admet dispositius Intel Agilex F-tile.
2. Al Catàleg IP, localitzeu i feu doble clic a DisplayPort Intel FPGA IP. Apareix la finestra Nova variació d'IP.
3. Especifiqueu un nom de nivell superior per a la vostra variació d'IP personalitzada. L'editor de paràmetres desa la configuració de la variació d'IP en a file nomenat .ip.
4. Podeu seleccionar un dispositiu Intel Agilex F-tile específic al camp Dispositiu o mantenir la selecció de dispositiu de programari Intel Quartus Prime per defecte.
5. Feu clic a D'acord. Apareix l'editor de paràmetres.
6. Configureu els paràmetres desitjats tant per a TX com per a RX
7. Sobre el disseny Examppestanya le, seleccioneu DisplayPort SST Parallel Loopback Sense PCR.
8. Seleccioneu Simulació per generar el banc de proves i seleccioneu Síntesi per generar el disseny de maquinari, pample. Heu de seleccionar almenys una d'aquestes opcions per generar el disseny example files. Si seleccioneu tots dos, el temps de generació és més llarg.
9. Feu clic a Genera Exampel Disseny.

1.4. Simulació del disseny
El disseny IP DisplayPort Intel FPGA example testbench simula un disseny de loopback sèrie d'una instància TX a una instància RX. Un mòdul generador de patrons de vídeo intern impulsa la instància DisplayPort TX i la sortida de vídeo de la instància RX es connecta als verificadors CRC al banc de proves.
Figura 4. Flux de simulació de disseny

1. Aneu a la carpeta del simulador Synopsys i seleccioneu VCS.
2. Executar un script de simulació.
   Font vcs_sim.sh
3. L'script realitza Quartus TLG, compila i executa el banc de proves al simulador.
4. Analitza el resultat.
   Una simulació reeixida acaba amb la comparació de Source i Sink SRC.

1.5. Compilació i simulació del disseny
Figura 5. Compilació i simulació del disseny

Per compilar i executar una prova de demostració sobre el maquinari exampel disseny, seguiu aquests passos:

1. Assegureu-vos de maquinari exampla generació del disseny s'ha completat.
2. Inicieu el programari Intel Quartus Prime Pro Edition i obriu-lo /quartus/agi_dp_demo.qpf.
3. Feu clic a Processament ➤ Inicia la compilació.
4. Espereu fins que finalitzi la compilació.

Nota: El disseny example no verifica funcionalment Disseny preliminar Exampel maquinari d'aquesta versió de Quartus.
Informació relacionada
Guia d'usuari del kit de desenvolupament FPGA Intel Agilex I-Series

1.6. DisplayPort Intel FPGA IP Disseny Example Paràmetres
Taula 2. Disseny IP DisplayPort Intel FPGA ExampParàmetres per al dispositiu Intel Agilex F-tile

Paràmetre	Valor	Descripció
Disseny disponible Example
Seleccioneu Disseny	• Cap • DisplayPort SST paral·lel Loopback sense PCR	Seleccioneu el disseny example que s'ha de generar. • Cap: Sense disseny exampel fitxer està disponible per a la selecció del paràmetre actual • DisplayPort SST Parallel Loopback sense PCR: Aquest disseny example mostra un bucle en paral·lel des de la pica DisplayPort a la font DisplayPort sense un mòdul Pixel Clock Recovery (PCR) quan activeu el paràmetre Habilita el port d'imatge d'entrada de vídeo.
Disseny Example Files
Simulació	Activat, Desactivat	Activeu aquesta opció per generar el necessari files per al banc de proves de simulació.
Síntesi	Activat, Desactivat	Activeu aquesta opció per generar el necessari files per a la compilació Intel Quartus Prime i el disseny de maquinari.
Format HDL generat
Generar File Format	Verilog, VHDL	Seleccioneu el vostre format HDL preferit per al disseny generat, per exempleample fileconjunt. Nota: Aquesta opció només determina el format de la IP de nivell superior generada files. Tots els altres files (p. examples bancs de proves i nivell superior files per a la demostració de maquinari) estan en format Verilog HDL.
Kit de desenvolupament d'objectius
Seleccioneu el tauler	• Sense kit de desenvolupament • Intel Agilex I-Series Kit de desenvolupament	Seleccioneu el tauler per al disseny objectiu, example. • Sense kit de desenvolupament: aquesta opció exclou tots els aspectes de maquinari per al disseny, example. El nucli IP estableix totes les assignacions de pins a pins virtuals. • Kit de desenvolupament FPGA Intel Agilex I-Series: aquesta opció selecciona automàticament el dispositiu de destinació del projecte perquè coincideixi amb el dispositiu d'aquest kit de desenvolupament. Podeu canviar el dispositiu de destinació mitjançant el paràmetre Canvia el dispositiu de destinació si la revisió del vostre tauler té una variant de dispositiu diferent. El nucli IP estableix totes les assignacions de pins segons el kit de desenvolupament. Nota: Disseny preliminar Exampel fitxer no es verifica funcionalment al maquinari en aquesta versió de Quartus. • Kit de desenvolupament personalitzat: aquesta opció permet el disseny exampque es provarà en un kit de desenvolupament de tercers amb una FPGA Intel. És possible que hàgiu de configurar les assignacions de pins pel vostre compte.
	Dispositiu objectiu
Canvia el dispositiu objectiu	Activat, Desactivat	Activeu aquesta opció i seleccioneu la variant de dispositiu preferida per al kit de desenvolupament.

Disseny de bucle paral·lel Examples

El disseny IP DisplayPort Intel FPGA exampels mostren el bucle en paral·lel des de la instància DisplayPort RX a la instància DisplayPort TX sense un mòdul Pixel Clock Recovery (PCR) a velocitat estàtica.
Taula 3. Disseny IP DisplayPort Intel FPGA Example per al dispositiu Intel Agilex F-tile

Disseny Example	Designació	Velocitat de dades	Mode de canal	Tipus de loopback
Loopback paral·lel DisplayPort SST sense PCR	DisplayPort SST	HBR3	Simplex	Paral·lel sense PCR

2.1. Característiques de disseny de loopback paral·lel Intel Agilex F-tile DisplayPort SST
El disseny de loopback paral·lel SST exampels mostren la transmissió d'un únic flux de vídeo des de la pica DisplayPort a la font DisplayPort sense la recuperació del rellotge de píxels (PCR) a velocitat estàtica.

Figura 6. Loopback paral·lel Intel Agilex F-tile DisplayPort SST sense PCR

• En aquesta variant, el paràmetre de la font DisplayPort, TX_SUPPORT_IM_ENABLE, està activat i s'utilitza la interfície d'imatge de vídeo.
• La pica DisplayPort rep vídeo i/o àudio en transmissió de fonts de vídeo externes, com ara la GPU, i la descodifica en una interfície de vídeo paral·lela.
• La sortida de vídeo de l'embornal de DisplayPort condueix directament la interfície de vídeo font de DisplayPort i es codifica a l'enllaç principal de DisplayPort abans de transmetre'ls al monitor.
• L'IOPLL condueix els rellotges de vídeo d'origen i la pica DisplayPort a una freqüència fixa.
• Si el paràmetre MAX_LINK_RATE de la font i l'embornal de DisplayPort està configurat a HBR3 i PIXELS_PER_CLOCK està configurat a Quad, el rellotge de vídeo funciona a 300 MHz per suportar una velocitat de píxels de 8Kp30 (1188/4 = 297 MHz).

2.2. Esquema de rellotge
L'esquema de rellotge il·lustra els dominis de rellotge del disseny IP DisplayPort Intel FPGA, example.
Figura 7. Esquema de rellotge del transceptor Intel Agilex F-tile DisplayPort

Taula 4. Senyals de l'esquema de rellotge

Rellotge en diagrama	Descripció
SysPLL refclk	Rellotge de referència del sistema F-tile PLL que pot ser qualsevol freqüència de rellotge que es pugui dividir pel sistema PLL per a aquesta freqüència de sortida. En aquest disseny example, system_pll_clk_link i rx/tx refclk_link comparteixen el mateix refclk SysPLL que és de 150 Mhz. Ha de ser un rellotge de funcionament lliure que estigui connectat des d'un pin de rellotge de referència del transceptor dedicat al port de rellotge d'entrada de Reference and System PLL Clocks IP, abans de connectar el port de sortida corresponent a DisplayPort Phy Top.
system_pll_clk_link	La freqüència de sortida mínima del sistema PLL per suportar tota la velocitat de DisplayPort és de 320 Mhz. Aquest disseny exampLe utilitza una freqüència de sortida de 900 Mhz (la més alta) de manera que SysPLL refclk es pot compartir amb rx/tx refclk_link, que és de 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR i Tx PLL Link refclk que es va fixar a 150 Mhz per suportar tota la velocitat de dades de DisplayPort.
rx_ls_clkout/tx És clkout	Rellotge de velocitat d'enllaç DisplayPort per rellogar el nucli IP de DisplayPort. Freqüència equivalent a la divisió de la velocitat de dades per l'amplada de dades paral·leles. ExampLI: Freqüència = velocitat de dades/amplada de dades = 8.1 G (HBR3) / 40 bits = 202.5 ​​Mhz

2.3. Banc de prova de simulació
El banc de proves de simulació simula el loopback sèrie DisplayPort TX a RX.
Figura 8. Diagrama de blocs del banc de proves de simulació del mode Simplex IP DisplayPort Intel FPGA

Taula 5. Components del banc de proves

Component	Descripció
Generador de patrons de vídeo	Aquest generador produeix patrons de barres de color que podeu configurar. Podeu parametritzar el temps del format de vídeo.
Control de banc de proves	Aquest bloc controla la seqüència de prova de la simulació i genera els senyals d'estímul necessaris al nucli TX. El bloc de control del banc de proves també llegeix el valor CRC tant de la font com de l'aigüera per fer comparacions.
Verificador de freqüència del rellotge de velocitat d'enllaç RX	Aquest verificador verifica si la freqüència de rellotge recuperada del transceptor RX coincideix amb la velocitat de dades desitjada.
Verificador de freqüència del rellotge de velocitat d'enllaç TX	Aquest verificador verifica si la freqüència de rellotge recuperada del transceptor TX coincideix amb la velocitat de dades desitjada.

El banc de prova de simulació fa les verificacions següents:
Taula 6. Verificacions al banc de proves

Criteris de prova	Verificació
• Link Training a Data Rate HBR3 • Llegiu els registres DPCD per comprovar si l'estat DP estableix i mesura la freqüència de velocitat d'enllaç TX i RX.	Integra el verificador de freqüència per mesurar la sortida de freqüència del rellotge de velocitat d'enllaç des del transceptor TX i RX.
• Executar el patró de vídeo de TX a RX. • Verifiqueu el CRC tant per a la font com per a l'embornal per comprovar si coincideixen	• Connecta el generador de patró de vídeo a la font DisplayPort per generar el patró de vídeo. • A continuació, el control del banc de proves llegeix el CRC Font i Sink dels registres DPTX i DPRX i compara per assegurar-se que els dos valors CRC són idèntics. Nota: Per assegurar-vos que es calcula el CRC, heu d'activar el paràmetre d'automatització de la prova de suport CTS.

Historial de revisions de documents per a DisplayPort Intel

Disseny IP Agilex F-tile FPGA Example Guia de l'usuari

Versió del document	Versió Intel Quartus Prime	Versió IP	Canvis
2021.12.13	21.4	21.0.0	Alliberament inicial.

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
* Altres noms i marques es poden reclamar com a propietat d'altres.
ISO 9001: Inscrita 2015

Versió en línia
Envia comentaris
UG-20347
ID: 709308
Versió: 2021.12.13

Documents/Recursos

Intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdfGuia de l'usuari Disseny IP DisplayPort Agilex F-Tile FPGA Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, Disseny IP Example, IP Design, UG-20347, 709308

Referències

• Manual d'usuari