DisplayPort Agilex F-Tile FPGA IP Design Example
Οδηγός χρήσης
Ενημερώθηκε για την Intel® Quartus® Prime Design Suite: 21.4
Έκδοση IP: 21.0.0
DisplayPort Intel FPGA IP Design Example Οδηγός γρήγορης εκκίνησης
Ο σχεδιασμός IP DisplayPort Intel® FPGA π.χampΟι συσκευές Intel Agilex™ F-tile διαθέτουν μια προσομοίωση δοκιμής και μια σχεδίαση υλικού που υποστηρίζει τη συλλογή και τη δοκιμή υλικού.
Το DisplayPort Intel FPGA IP προσφέρει την ακόλουθη σχεδίαση π.χamples:
- DisplayPort SST παράλληλη επαναφορά βρόχου χωρίς μονάδα Pixel Clock Recovery (PCR) σε στατικό ρυθμό
Όταν δημιουργείτε ένα σχέδιο π.χample, ο επεξεργαστής παραμέτρων δημιουργεί αυτόματα το fileΕίναι απαραίτητο για την προσομοίωση, τη μεταγλώττιση και τη δοκιμή του σχεδιασμού σε υλικό.
Σημείωμα: Η έκδοση λογισμικού Intel Quartus® Prime 21.4 υποστηρίζει μόνο το Preliminary Design Example για σκοπούς προσομοίωσης, σύνθεσης, συλλογής και ανάλυσης χρονισμού. Η λειτουργικότητα του υλικού δεν έχει επαληθευτεί πλήρως.
Εικόνα 1. Ανάπτυξη Σtages
Σχετικές Πληροφορίες
- Οδηγός χρήσης DisplayPort Intel FPGA IP
- Μεταφορά στην έκδοση Intel Quartus Prime Pro
1.1. Δομή καταλόγου
Εικόνα 2. Δομή καταλόγου
Πίνακας 1. Σχεδιασμός Εξample Components
| Φάκελοι | Files |
| rtl/core | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((Δομικό μπλοκ DP PMA UX) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((Δομικό μπλοκ DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Απαιτήσεις υλικού και λογισμικού
Η Intel χρησιμοποιεί το ακόλουθο υλικό και λογισμικό για να δοκιμάσει τη σχεδίαση π.χample:
Μηχανήματα υπολογιστών
- Κιτ ανάπτυξης Intel Agilex I-Series
Λογισμικό
- Intel Quartus Prime
- Synopsys* VCL Simulator
1.3. Δημιουργία του Σχεδίου
Χρησιμοποιήστε το πρόγραμμα επεξεργασίας παραμέτρων DisplayPort Intel FPGA IP στο λογισμικό Intel Quartus Prime για να δημιουργήσετε το σχέδιο π.χample.
Εικόνα 3. Δημιουργία της ροής σχεδίασης
- Επιλέξτε Εργαλεία ➤ Κατάλογος IP και επιλέξτε Intel Agilex F-tile ως την οικογένεια συσκευών-στόχου.
Σημείωση: Το σχέδιο π.χampυποστηρίζει μόνο συσκευές Intel Agilex F-tile. - Στον Κατάλογο IP, εντοπίστε και κάντε διπλό κλικ στο DisplayPort Intel FPGA IP. Εμφανίζεται το παράθυρο Νέα παραλλαγή IP.
- Καθορίστε ένα όνομα ανώτατου επιπέδου για την προσαρμοσμένη παραλλαγή IP σας. Το πρόγραμμα επεξεργασίας παραμέτρων αποθηκεύει τις ρυθμίσεις παραλλαγής IP σε α file ονομάστηκε .ip.
- Μπορείτε να επιλέξετε μια συγκεκριμένη συσκευή Intel Agilex F-tile στο πεδίο Device ή να διατηρήσετε την προεπιλεγμένη επιλογή συσκευής λογισμικού Intel Quartus Prime.
- Κάντε κλικ στο OK. Εμφανίζεται ο επεξεργαστής παραμέτρων.
- Διαμορφώστε τις επιθυμητές παραμέτρους τόσο για το TX όσο και για το RX
- Σχετικά με το Design Example, επιλέξτε DisplayPort SST Parallel Loopback Without PCR.
- Επιλέξτε Προσομοίωση για να δημιουργήσετε τον πάγκο δοκιμών και επιλέξτε Σύνθεση για να δημιουργήσετε τη σχεδίαση υλικού π.χample. Πρέπει να επιλέξετε τουλάχιστον μία από αυτές τις επιλογές για να δημιουργήσετε το σχέδιο π.χample fileμικρό. Εάν επιλέξετε και τα δύο, ο χρόνος δημιουργίας είναι μεγαλύτερος.
- Κάντε κλικ στην επιλογή Δημιουργία Example Design.
1.4. Προσομοίωση του Σχεδίου
Η σχεδίαση DisplayPort Intel FPGA IP π.χampΤο le testbench προσομοιώνει έναν σειριακό σχεδιασμό loopback από μια παρουσία TX σε μια παρουσία RX. Μια εσωτερική μονάδα δημιουργίας μοτίβων βίντεο οδηγεί την παρουσία DisplayPort TX και η έξοδος βίντεο της παρουσίας RX συνδέεται με τα πούλια CRC στον πάγκο δοκιμών.
Εικόνα 4. Ροή προσομοίωσης σχεδίασης
- Μεταβείτε στο φάκελο Synopsys simulator και επιλέξτε VCS.
- Εκτέλεση σεναρίου προσομοίωσης.
Πηγή vcs_sim.sh - Το σενάριο εκτελεί το Quartus TLG, μεταγλωττίζει και τρέχει το testbench στον προσομοιωτή.
- Αναλύστε το αποτέλεσμα.
Μια επιτυχημένη προσομοίωση τελειώνει με τη σύγκριση Source και Sink SRC.
1.5. Σύνταξη και προσομοίωση του σχεδίου
Εικόνα 5. Σύνταξη και προσομοίωση του σχεδίου
Για να μεταγλωττίσετε και να εκτελέσετε μια δοκιμή επίδειξης στο υλικό π.χample design, ακολουθήστε τα παρακάτω βήματα:
- Βεβαιωθείτε ότι το υλικό π.χampΗ παραγωγή σχεδίου έχει ολοκληρωθεί.
- Εκκινήστε το λογισμικό Intel Quartus Prime Pro Edition και ανοίξτε /quartus/agi_dp_demo.qpf.
- Κάντε κλικ στην Επεξεργασία ➤ Έναρξη μεταγλώττισης.
- Περιμένετε μέχρι να ολοκληρωθεί η μεταγλώττιση.
Σημείωμα: Το σχέδιο π.χample δεν επαληθεύει λειτουργικά την Προμελέτη Π.χample on hardware σε αυτήν την έκδοση του Quartus.
Σχετικές Πληροφορίες
Οδηγός χρήστη Intel Agilex I-Series FPGA Development Kit
1.6. DisplayPort Intel FPGA IP Design Example Παράμετροι
Πίνακας 2. DisplayPort Intel FPGA IP Design Example Παράμετροι για συσκευή Intel Agilex F-tile Device
| Παράμετρος | Αξία | Περιγραφή |
| Διαθέσιμο Σχέδιο Πχample | ||
| Επιλέξτε Σχεδίαση | • Κανένα • DisplayPort SST Parallel Loopback χωρίς PCR |
Επιλέξτε το σχέδιο π.χample να παραχθεί. • Κανένα: Χωρίς σχέδιο π.χampΤο le είναι διαθέσιμο για την τρέχουσα επιλογή παραμέτρων • DisplayPort SST Parallel Loopback χωρίς PCR: Αυτή η σχεδίαση π.χampΤο le επιδεικνύει παράλληλη επαναφορά από το sink DisplayPort στην πηγή DisplayPort χωρίς μονάδα Pixel Clock Recovery (PCR) όταν ενεργοποιείτε την παράμετρο Enable Video Input Image Port. |
| Design Example Files | ||
| Προσομοίωση | Ενεργοποίηση, εκτός λειτουργίας | Ενεργοποιήστε αυτήν την επιλογή για να δημιουργήσετε τα απαραίτητα files για τον πάγκο δοκιμών προσομοίωσης. |
| Σύνθεση | Ενεργοποίηση, εκτός λειτουργίας | Ενεργοποιήστε αυτήν την επιλογή για να δημιουργήσετε τα απαραίτητα files για συλλογή Intel Quartus Prime και σχεδιασμό υλικού. |
| Δημιουργήθηκε μορφή HDL | ||
| Παράγω File Σχήμα και διάταξις βιβλίου | Verilog, VHDL | Επιλέξτε τη μορφή HDL που προτιμάτε για το σχέδιο που δημιουργείται π.χample fileσειρά. Σημείωμα: Αυτή η επιλογή καθορίζει μόνο τη μορφή για τη δημιουργημένη IP ανώτατου επιπέδου fileμικρό. Ολοι οι άλλοι files (π.χampπάγκοι δοκιμών και ανώτατο επίπεδο files για επίδειξη υλικού) είναι σε μορφή Verilog HDL. |
| Κιτ ανάπτυξης στόχου | ||
| Επιλέξτε πίνακα | • Χωρίς κιτ ανάπτυξης • Intel Agilex I-Series Κιτ ανάπτυξης |
Επιλέξτε τον πίνακα για το στοχευμένο σχέδιο π.χample. • Χωρίς κιτ ανάπτυξης: Αυτή η επιλογή εξαιρεί όλες τις πτυχές υλικού για τη σχεδίαση π.χample. Ο πυρήνας IP ορίζει όλες τις εκχωρήσεις ακίδων σε εικονικές ακίδες. • Intel Agilex I-Series FPGA Development Kit: Αυτή η επιλογή επιλέγει αυτόματα τη συσκευή-στόχο του έργου ώστε να ταιριάζει με τη συσκευή σε αυτό το κιτ ανάπτυξης. Μπορείτε να αλλάξετε τη συσκευή προορισμού χρησιμοποιώντας την παράμετρο Αλλαγή συσκευής στόχου, εάν η αναθεώρηση της πλακέτας σας έχει διαφορετική παραλλαγή συσκευής. Ο πυρήνας IP ορίζει όλες τις εκχωρήσεις ακίδων σύμφωνα με το κιτ ανάπτυξης. Σημείωμα: Προμελέτη ΕξampΤο le δεν επαληθεύεται λειτουργικά σε υλικό σε αυτήν την έκδοση του Quartus. • Custom Development Kit: Αυτή η επιλογή επιτρέπει τη σχεδίαση π.χampθα δοκιμαστεί σε κιτ ανάπτυξης τρίτου κατασκευαστή με Intel FPGA. Ίσως χρειαστεί να ορίσετε τις εκχωρήσεις καρφιτσών μόνοι σας. |
| Στοχεύσετε τη συσκευή | ||
| Αλλαγή συσκευής στόχου | Ενεργοποίηση, εκτός λειτουργίας | Ενεργοποιήστε αυτήν την επιλογή και επιλέξτε την προτιμώμενη παραλλαγή συσκευής για το κιτ ανάπτυξης. |
Παράλληλος Σχεδιασμός Loopback Πχamples
Η σχεδίαση DisplayPort Intel FPGA IP π.χampεπιδεικνύουν παράλληλη επαναφορά από την παρουσία DisplayPort RX στην παρουσία DisplayPort TX χωρίς μονάδα Pixel Clock Recovery (PCR) σε στατικό ρυθμό.
Πίνακας 3. DisplayPort Intel FPGA IP Design Example για τη συσκευή Intel Agilex F-tile Device
| Design Example | Ονομασία | Ρυθμός δεδομένων | Λειτουργία καναλιού | Τύπος επαναφοράς |
| DisplayPort SST παράλληλη επαναφορά βρόχου χωρίς PCR | DisplayPort SST | HBR3 | Simplex | Παράλληλη χωρίς PCR |
2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Χαρακτηριστικά σχεδίασης
Ο σχεδιασμός παράλληλου βρόχου SST π.χampεπιδεικνύουν τη μετάδοση μιας μόνο ροής βίντεο από το Sink DisplayPort στην πηγή DisplayPort χωρίς Pixel Clock Recovery (PCR) σε στατικό ρυθμό.
Εικόνα 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback χωρίς PCR
- Σε αυτήν την παραλλαγή, η παράμετρος της πηγής DisplayPort, TX_SUPPORT_IM_ENABLE, είναι ενεργοποιημένη και χρησιμοποιείται η διεπαφή εικόνας βίντεο.
- Ο νεροχύτης DisplayPort λαμβάνει ροή βίντεο και ή ήχου από εξωτερική πηγή βίντεο όπως η GPU και την αποκωδικοποιεί σε παράλληλη διεπαφή βίντεο.
- Η έξοδος βίντεο σινκ DisplayPort οδηγεί απευθείας τη διεπαφή βίντεο πηγής DisplayPort και κωδικοποιεί στον κύριο σύνδεσμο DisplayPort πριν από τη μετάδοση στην οθόνη.
- Το IOPLL οδηγεί τόσο το νεροχύτη DisplayPort όσο και τα ρολόγια βίντεο πηγής σε σταθερή συχνότητα.
- Εάν το DisplayPort βυθίζεται και η παράμετρος MAX_LINK_RATE της πηγής έχει ρυθμιστεί σε HBR3 και το PIXELS_PER_CLOCK έχει ρυθμιστεί σε Quad, το ρολόι βίντεο λειτουργεί στα 300 MHz για να υποστηρίζει ρυθμό pixel 8Kp30 (1188/4 = 297 MHz).
2.2. Σχέδιο χρονισμού
Το σχήμα χρονισμού απεικονίζει τους τομείς ρολογιού στον σχεδιασμό IP του DisplayPort Intel FPGA example.
Εικόνα 7. Σχέδιο χρονισμού του πομποδέκτη DisplayPort του Intel Agilex F-tile
Πίνακας 4. Σήματα σχήματος χρονισμού
| Ρολόι στο διάγραμμα | Περιγραφή |
| SysPLL refclk | Ρολόι αναφοράς συστήματος PLL με πλακίδιο F που μπορεί να είναι οποιαδήποτε συχνότητα ρολογιού που διαιρείται με το σύστημα PLL για τη συγκεκριμένη συχνότητα εξόδου. Σε αυτό το σχέδιο π.χample, system_pll_clk_link και rx/tx refclk_link μοιράζεται το ίδιο SysPLL refclk που είναι 150Mhz. Πρέπει να είναι ένα ρολόι ελεύθερης λειτουργίας το οποίο να είναι συνδεδεμένο από μια ειδική ακίδα ρολογιού αναφοράς πομποδέκτη στη θύρα ρολογιού εισόδου του Reference και System PLL Clocks IP, πριν συνδέσετε την αντίστοιχη θύρα εξόδου στο DisplayPort Phy Top. |
| system_pll_clk_link | Η ελάχιστη συχνότητα εξόδου System PLL για την υποστήριξη όλων των ρυθμών DisplayPort είναι 320Mhz. Αυτό το σχέδιο π.χampΤο le χρησιμοποιεί συχνότητα εξόδου 900 Mhz (υψηλότερη) έτσι ώστε το SysPLL refclk να μπορεί να μοιραστεί με rx/tx refclk_link που είναι 150 Mhz. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR και Tx PLL Link refclk που σταθεροποιήθηκε στα 150 Mhz για να υποστηρίζει όλους τους ρυθμούς δεδομένων DisplayPort. |
| rx_ls_clkout/tx Είναι clkout | DisplayPort Σύνδεση Ρολόι Ταχύτητας με τον πυρήνα IP του DisplayPort. Συχνότητα ισοδύναμη με το ρυθμό δεδομένων διαίρεση με το παράλληλο πλάτος δεδομένων. Example: Συχνότητα = ρυθμός δεδομένων/πλάτος δεδομένων = 8.1 G (HBR3) / 40 bit = 202.5 Mhz |
2.3. Προσομοίωση Testbench
Ο πάγκος δοκιμών προσομοίωσης προσομοιώνει τη σειριακή επαναφορά του DisplayPort TX σε RX.
Εικόνα 8. Διάγραμμα μπλοκ δοκιμών DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench
Πίνακας 5. Εξαρτήματα πάγκου δοκιμών
| Συστατικό | Περιγραφή |
| Γεννήτρια μοτίβων βίντεο | Αυτή η γεννήτρια παράγει μοτίβα γραμμών χρώματος που μπορείτε να διαμορφώσετε. Μπορείτε να παραμετροποιήσετε το χρονισμό της μορφής βίντεο. |
| Έλεγχος πάγκου δοκιμής | Αυτό το μπλοκ ελέγχει την ακολουθία δοκιμής της προσομοίωσης και παράγει τα απαραίτητα σήματα ερεθίσματος στον πυρήνα TX. Το μπλοκ ελέγχου πάγκου δοκιμών διαβάζει επίσης την τιμή CRC τόσο από την πηγή όσο και από το νεροχύτη για να κάνει συγκρίσεις. |
| RX Link Speed Clock Frequency Checker | Αυτός ο έλεγχος επαληθεύει εάν η ανακτημένη συχνότητα ρολογιού του πομποδέκτη RX ταιριάζει με τον επιθυμητό ρυθμό δεδομένων. |
| TX Link Speed Clock Frequency Checker | Αυτός ο έλεγχος επαληθεύει εάν η ανακτημένη συχνότητα ρολογιού του πομποδέκτη TX ταιριάζει με τον επιθυμητό ρυθμό δεδομένων. |
Ο πάγκος δοκιμών προσομοίωσης κάνει τις ακόλουθες επαληθεύσεις:
Πίνακας 6. Επαληθεύσεις πάγκου δοκιμών
| Κριτήρια δοκιμής | Επαλήθευση |
| • Εκπαίδευση σύνδεσης σε Data Rate HBR3 • Διαβάστε τους καταχωρητές DPCD για να ελέγξετε εάν η Κατάσταση DP ορίζει και μετρά τη συχνότητα ταχύτητας σύνδεσης TX και RX. |
Ενσωματώνει το Frequency Checker για τη μέτρηση της εξόδου συχνότητας του ρολογιού Link Speed από τον πομποδέκτη TX και RX. |
| • Εκτελέστε μοτίβο βίντεο από TX σε RX. • Επαληθεύστε το CRC τόσο για την πηγή όσο και για το νεροχύτη για να ελέγξετε αν ταιριάζουν |
• Συνδέει τη γεννήτρια μοτίβων βίντεο με την πηγή DisplayPort για να δημιουργήσει το μοτίβο βίντεο. • Στη συνέχεια, ο έλεγχος Testbench διαβάζει και το Source και το Sink CRC από τους καταχωρητές DPTX και DPRX και συγκρίνει για να διασφαλίσει ότι και οι δύο τιμές CRC είναι ίδιες. Σημείωμα: Για να διασφαλίσετε τον υπολογισμό του CRC, πρέπει να ενεργοποιήσετε την παράμετρο αυτοματισμού δοκιμής υποστήριξης CTS. |
Ιστορικό αναθεώρησης εγγράφων για το DisplayPort Intel
Agilex F-tile FPGA IP Design Example Οδηγός χρήσης
| Έκδοση εγγράφου | Έκδοση Intel Quartus Prime | Έκδοση IP | Αλλαγές |
| 2021.12.13 | 21.4 | 21.0.0 | Αρχική έκδοση. |
Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η ονομασία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες.
*Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
ISO 9001: 2015 Εγγεγραμμένος
Online έκδοση
Αποστολή σχολίων
UG-20347
ΤΑΥΤΟΤΗΤΑ: 709308
Εκδοχή: 2021.12.13
Έγγραφα / Πόροι
 |
intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] Οδηγός χρήστη DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308 |
