DisplayPort Agilex F-Tile FPGA IP Design Example
ការណែនាំអ្នកប្រើប្រាស់
បានធ្វើបច្ចុប្បន្នភាពសម្រាប់ Intel® Quartus® Prime Design Suite: 21.4
កំណែ IP៖ 21.0.0

DisplayPort Intel FPGA IP Design Exampការណែនាំអំពីការចាប់ផ្តើមរហ័ស

ការរចនា DisplayPort Intel® FPGA IP ឧamples សម្រាប់ឧបករណ៍ Intel Agilex™ F-tile មានមុខងារសាកល្បងក្លែងធ្វើ និងការរចនាផ្នែករឹងដែលគាំទ្រការចងក្រង និងការធ្វើតេស្តផ្នែករឹង។
DisplayPort Intel FPGA IP ផ្តល់នូវការរចនាដូចខាងក្រោមamples:

• រង្វិលជុំប៉ារ៉ាឡែល DisplayPort SST ដោយគ្មានម៉ូឌុល Pixel Clock Recovery (PCR) ក្នុងអត្រាឋិតិវន្ត

នៅពេលអ្នកបង្កើតការរចនា exampដូច្នេះ កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្របង្កើតដោយស្វ័យប្រវត្តិ fileចាំបាច់ដើម្បីក្លែងធ្វើ ចងក្រង និងសាកល្បងការរចនានៅក្នុងផ្នែករឹង។
ចំណាំ៖ កំណែកម្មវិធី Intel Quartus® Prime 21.4 គាំទ្រតែការរចនាបឋម Example សម្រាប់គោលបំណងវិភាគ ការក្លែងធ្វើ ការសំយោគ ការចងក្រង និងពេលវេលា។ មុខងារ Hardware មិនត្រូវបានផ្ទៀងផ្ទាត់ពេញលេញទេ។
រូបភាពទី 1. ការអភិវឌ្ឍន៍ Stages

ព័ត៌មានពាក់ព័ន្ធ

• មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ DisplayPort Intel FPGA IP
• ការផ្ទេរទៅ Intel Quartus Prime Pro Edition

១.៣. រចនាសម្ព័ន្ធថត
រូបភាពទី 2. រចនាសម្ព័ន្ធថត

តារាង 1. Design Example សមាសភាគ

ថតឯកសារ	Files
rtl/ស្នូល	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((ប្លុកអាគារ DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((ប្លុកអាគារ DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

១.១. តម្រូវការផ្នែករឹង និងកម្មវិធី
Intel ប្រើផ្នែករឹង និងសូហ្វវែរខាងក្រោមដើម្បីសាកល្បងការរចនា exampលេ៖
ផ្នែករឹង

• កញ្ចប់អភិវឌ្ឍន៍ Intel Agilex I-Series

កម្មវិធី

• ក្រុមហ៊ុន Intel Quartus Prime
• Synopsys* VCL Simulator

១.២. ការបង្កើតការរចនា
ប្រើកម្មវិធីកែប៉ារ៉ាម៉ែត្រ DisplayPort Intel FPGA IP នៅក្នុងកម្មវិធី Intel Quartus Prime ដើម្បីបង្កើតការរចនា exampលេ
រូបភាពទី 3. ការបង្កើតលំហូរនៃការរចនា

1. ជ្រើសរើស Tools ➤ IP Catalog ហើយជ្រើសរើស Intel Agilex F-tile ជាគ្រួសារឧបករណ៍គោលដៅ។
   ចំណាំ៖ ការរចនា example គាំទ្រតែឧបករណ៍ Intel Agilex F-tile ប៉ុណ្ណោះ។
2. នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង ហើយចុចពីរដងលើ DisplayPort Intel FPGA IP ។ បង្អួចបំរែបំរួល IP ថ្មីលេចឡើង។
3. បញ្ជាក់ឈ្មោះកម្រិតកំពូលសម្រាប់បំរែបំរួល IP ផ្ទាល់ខ្លួនរបស់អ្នក។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្ររក្សាទុកការកំណត់បំរែបំរួល IP នៅក្នុង a file មានឈ្មោះ .ip
4. អ្នកអាចជ្រើសរើសឧបករណ៍ Intel Agilex F-tile ជាក់លាក់មួយនៅក្នុងវាលឧបករណ៍ ឬរក្សាជម្រើសឧបករណ៍កម្មវិធី Intel Quartus Prime លំនាំដើម។
5. ចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រលេចឡើង។
6. កំណត់ប៉ារ៉ាម៉ែត្រដែលចង់បានសម្រាប់ទាំង TX និង RX
7. នៅលើ Design Exampនៅលើផ្ទាំង ជ្រើសរើស DisplayPort SST Parallel Loopback ដោយគ្មាន PCR ។
8. ជ្រើសរើស Simulation ដើម្បីបង្កើត testbench ហើយជ្រើសរើស Synthesis ដើម្បីបង្កើត hardware design exampលេ អ្នកត្រូវតែជ្រើសរើសយ៉ាងហោចណាស់ជម្រើសមួយក្នុងចំណោមជម្រើសទាំងនេះដើម្បីបង្កើត ex designample fileស. ប្រសិនបើអ្នកជ្រើសរើសទាំងពីរ នោះពេលវេលានៃការបង្កើតគឺវែងជាង។
9. ចុចបង្កើត Exampឡេ រចនា។

១.៤. ការក្លែងធ្វើការរចនា
ការរចនា DisplayPort Intel FPGA IP ឧample testbench ក្លែងធ្វើការរចនារង្វិលជុំសៀរៀលពីវត្ថុ TX ទៅវត្ថុ RX ។ ម៉ូឌុលម៉ាស៊ីនបង្កើតលំនាំវីដេអូខាងក្នុងជំរុញវត្ថុបង្ហាញ DisplayPort TX ហើយលទ្ធផលវីដេអូរបស់វត្ថុ RX ភ្ជាប់ទៅឧបករណ៍ត្រួតពិនិត្យ CRC នៅក្នុងតុសាកល្បង។
រូបភាពទី 4. លំហូរក្លែងធ្វើការរចនា

1. ចូលទៅកាន់ថត Synopsys simulator ហើយជ្រើសរើស VCS។
2. ដំណើរការស្គ្រីបក្លែងធ្វើ។
   ប្រភព vcs_sim.sh
3. ស្គ្រីបដំណើរការ Quartus TLG ចងក្រង និងដំណើរការ testbench នៅក្នុងម៉ាស៊ីនក្លែងធ្វើ។
4. វិភាគលទ្ធផល។
   ការក្លែងធ្វើដោយជោគជ័យបញ្ចប់ដោយការប្រៀបធៀបប្រភព និង Sink SRC ។

១.៥. ការចងក្រង និងក្លែងធ្វើការរចនា
រូបភាពទី 5. ការចងក្រង និងក្លែងធ្វើការរចនា

ដើម្បីចងក្រង និងដំណើរការការសាកល្បងបង្ហាញនៅលើ hardware exampរចនា ធ្វើតាមជំហានទាំងនេះ៖

1. ត្រូវប្រាកដថាផ្នែករឹង ឧampជំនាន់រចនាបានបញ្ចប់ហើយ។
2. បើកដំណើរការកម្មវិធី Intel Quartus Prime Pro Edition ហើយបើក /quartus/agi_dp_demo.qpf ។
3. ចុចដំណើរការ ➤ ចាប់ផ្តើមការចងក្រង។
4. រង់ចាំរហូតដល់ការចងក្រងបានបញ្ចប់។

ចំណាំ៖ ការរចនា example មិនផ្ទៀងផ្ទាត់មុខងារ Preliminary Design Exampលើផ្នែករឹងនៅក្នុងការចេញផ្សាយ Quartus នេះ។
ព័ត៌មានពាក់ព័ន្ធ
ការណែនាំអ្នកប្រើប្រាស់ Intel Agilex I-Series FPGA Development Kit

១.៦. DisplayPort Intel FPGA IP Design Example ប៉ារ៉ាម៉ែត្រ
តារាង 2. DisplayPort Intel FPGA IP Design Example ប៉ារ៉ាម៉ែត្រសម្រាប់ឧបករណ៍ Intel Agilex F-tile

ប៉ារ៉ាម៉ែត្រ	តម្លៃ	ការពិពណ៌នា
ការរចនាដែលអាចប្រើបាន Example
ជ្រើសរើសការរចនា	•គ្មាន • DisplayPort SST ប៉ារ៉ាឡែល Loopback ដោយគ្មាន PCR	ជ្រើសរើសការរចនា ឧampនឹងត្រូវបានបង្កើតឡើង។ • គ្មាន៖ គ្មានការរចនា example គឺអាចរកបានសម្រាប់ការជ្រើសរើសប៉ារ៉ាម៉ែត្របច្ចុប្បន្ន • DisplayPort SST Parallel Loopback ដោយគ្មាន PCR៖ ការរចនានេះ example បង្ហាញការវិលត្រឡប់មកវិញស្របគ្នាពី DisplayPort លិចទៅប្រភព DisplayPort ដោយគ្មានម៉ូឌុល Pixel Clock Recovery (PCR) នៅពេលអ្នកបើកប៉ារ៉ាម៉ែត្រច្រករូបភាពបញ្ចូលវីដេអូ។
រចនា Example Files
ការក្លែងធ្វើ	បើក, បិទ	បើកជម្រើសនេះដើម្បីបង្កើតចាំបាច់ files សម្រាប់ការធ្វើតេស្តសាកល្បង។
សំយោគ	បើក, បិទ	បើកជម្រើសនេះដើម្បីបង្កើតចាំបាច់ files សម្រាប់ការចងក្រង Intel Quartus Prime និងការរចនាផ្នែករឹង។
បង្កើតទម្រង់ HDL
បង្កើត File ទម្រង់	Verilog, VHDL	ជ្រើសរើសទម្រង់ HDL ដែលអ្នកពេញចិត្តសម្រាប់ការរចនាដែលបានបង្កើតample fileកំណត់។ ចំណាំ៖ ជម្រើសនេះកំណត់តែទម្រង់សម្រាប់ IP កម្រិតកំពូលដែលបានបង្កើតប៉ុណ្ណោះ។ fileស. ផ្សេងទៀតទាំងអស់។ files (ឧample testbenches និងកម្រិតកំពូល files សម្រាប់ការបង្ហាញផ្នែករឹង) មានទម្រង់ Verilog HDL ។
កញ្ចប់អភិវឌ្ឍន៍គោលដៅ
ជ្រើសរើសក្រុមប្រឹក្សាភិបាល	• គ្មានកញ្ចប់អភិវឌ្ឍន៍ទេ។ • Intel Agilex I-Series កញ្ចប់អភិវឌ្ឍន៍	ជ្រើសរើសក្រុមប្រឹក្សាភិបាលសម្រាប់ការរចនាគោលដៅ ឧampលេ • គ្មានកញ្ចប់អភិវឌ្ឍន៍៖ ជម្រើសនេះមិនរាប់បញ្ចូលផ្នែករឹងទាំងអស់សម្រាប់ការរចនា exampលេ ស្នូល IP កំណត់ការចាត់តាំង pin ទាំងអស់ទៅម្ជុលនិម្មិត។ • Intel Agilex I-Series FPGA Development Kit៖ ជម្រើសនេះជ្រើសរើសឧបករណ៍គោលដៅរបស់គម្រោងដោយស្វ័យប្រវត្តិ ដើម្បីផ្គូផ្គងឧបករណ៍នៅលើឧបករណ៍អភិវឌ្ឍន៍នេះ។ អ្នកអាចផ្លាស់ប្តូរឧបករណ៍គោលដៅដោយប្រើប៉ារ៉ាម៉ែត្រផ្លាស់ប្តូរឧបករណ៍គោលដៅ ប្រសិនបើការកែសម្រួលក្តាររបស់អ្នកមានឧបករណ៍ផ្សេងគ្នា។ ស្នូល IP កំណត់ការចាត់តាំង pin ទាំងអស់ដោយយោងទៅតាមឧបករណ៍អភិវឌ្ឍន៍។ ចំណាំ៖ ការរចនាបឋម Example មិនត្រូវបានផ្ទៀងផ្ទាត់មុខងារនៅលើផ្នែករឹងនៅក្នុងការចេញផ្សាយ Quartus នេះទេ។ • កញ្ចប់អភិវឌ្ឍន៍ផ្ទាល់ខ្លួន៖ ជម្រើសនេះអនុញ្ញាតឱ្យការរចនា exampអាចត្រូវបានសាកល្បងលើឧបករណ៍អភិវឌ្ឍន៍ភាគីទីបីជាមួយ Intel FPGA ។ អ្នកប្រហែលជាត្រូវកំណត់ការកំណត់ម្ជុលដោយខ្លួនឯង។
	ឧបករណ៍គោលដៅ
ផ្លាស់ប្តូរឧបករណ៍គោលដៅ	បើក, បិទ	បើកជម្រើសនេះ ហើយជ្រើសរើសវ៉ារ្យ៉ង់ឧបករណ៍ដែលពេញចិត្តសម្រាប់ឧបករណ៍អភិវឌ្ឍន៍។

Parallel Loopback Design Examples

ការរចនា DisplayPort Intel FPGA IP ឧamples បង្ហាញការវិលត្រឡប់មកវិញស្របគ្នាពីឧទាហរណ៍ DisplayPort RX ទៅ DisplayPort TX ដោយគ្មានម៉ូឌុល Pixel Clock Recovery (PCR) ក្នុងអត្រាឋិតិវន្ត។
តារាង 3. DisplayPort Intel FPGA IP Design Example សម្រាប់ឧបករណ៍ Intel Agilex F-tile

រចនា Example	ការកំណត់	អត្រាទិន្នន័យ	របៀបឆានែល	ប្រភេទរង្វិលជុំ
DisplayPort SST រង្វិលជុំប៉ារ៉ាឡែលដោយគ្មាន PCR	DisplayPort SST	HBR3	សាមញ្ញ	ប៉ារ៉ាឡែលដោយគ្មាន PCR

២.១. Intel Agilex F-tile DisplayPort SST លក្ខណៈពិសេសនៃការរចនារង្វិលជុំប៉ារ៉ាឡែល
ការរចនារង្វិលជុំប៉ារ៉ាឡែល SST ឧamples បង្ហាញការបញ្ជូនវីដេអូតែមួយពី DisplayPort លិចទៅប្រភព DisplayPort ដោយគ្មាន Pixel Clock Recovery (PCR) ក្នុងអត្រាឋិតិវន្ត។

រូបភាពទី 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback ដោយគ្មាន PCR

• នៅក្នុងវ៉ារ្យ៉ង់នេះ ប៉ារ៉ាម៉ែត្រប្រភព DisplayPort, TX_SUPPORT_IM_ENABLE ត្រូវបានបើក ហើយចំណុចប្រទាក់រូបភាពវីដេអូត្រូវបានប្រើ។
• លិច DisplayPort ទទួល​វីដេអូ និង​ការ​ផ្សាយ​សំឡេង​ពី​ប្រភព​វីដេអូ​ខាង​ក្រៅ​ដូច​ជា GPU ហើយ​ឌិកូដ​វា​ទៅ​ជា​ចំណុច​ប្រទាក់​វីដេអូ​ស្រប​គ្នា។
• លទ្ធផលវីដេអូលិច DisplayPort ជំរុញដោយផ្ទាល់នូវចំណុចប្រទាក់វីដេអូប្រភព DisplayPort និងអ៊ិនកូដទៅកាន់តំណចម្បង DisplayPort មុនពេលបញ្ជូនទៅកាន់ម៉ូនីទ័រ។
• IOPLL ជំរុញទាំងការលិច DisplayPort និងនាឡិកាវីដេអូប្រភពនៅប្រេកង់ថេរមួយ។
• ប្រសិនបើ DisplayPort លិច ហើយប៉ារ៉ាម៉ែត្រ MAX_LINK_RATE របស់ប្រភពត្រូវបានកំណត់រចនាសម្ព័ន្ធទៅ HBR3 ហើយ PIXELS_PER_CLOCK ត្រូវបានកំណត់រចនាសម្ព័ន្ធ Quad នោះនាឡិកាវីដេអូដំណើរការនៅ 300 MHz ដើម្បីគាំទ្រអត្រាភីកសែល 8Kp30 (1188/4 = 297 MHz) ។

២.២. គ្រោងការណ៍នាឡិកា
គ្រោងការណ៍នាឡិកាបង្ហាញពីដែននាឡិកានៅក្នុង DisplayPort Intel FPGA IP design exampលេ
រូបភាពទី 7. គ្រោងការណ៍នាឡិកា Intel Agilex F-tile DisplayPort Transceiver

តារាងទី 4. សញ្ញានៃគ្រោងការណ៍នាឡិកា

នាឡិកានៅក្នុងដ្យាក្រាម	ការពិពណ៌នា
SysPLL refclk	F-tile System PLL នាឡិកាយោងដែលអាចជាប្រេកង់នាឡិកាណាមួយដែលអាចបែងចែកដោយ System PLL សម្រាប់ប្រេកង់លទ្ធផលនោះ។ នៅក្នុងការរចនានេះ ឧample, system_pll_clk_link និង rx/tx refclk_link កំពុងចែករំលែក SysPLL refclk ដូចគ្នាដែលមានល្បឿន 150Mhz។ វាត្រូវតែជានាឡិកាដែលកំពុងដំណើរការដោយឥតគិតថ្លៃដែលត្រូវបានភ្ជាប់ពីម្ជុលនាឡិកាយោងឧបករណ៍បញ្ជូនបន្តទៅច្រកនាឡិកាបញ្ចូលនៃ Reference និង System PLL Clocks IP មុនពេលភ្ជាប់ច្រកលទ្ធផលដែលត្រូវគ្នាទៅនឹង DisplayPort Phy Top ។
system_pll_clk_link	ប្រេកង់ទិន្នផល PLL អប្បបរមារបស់ប្រព័ន្ធដើម្បីគាំទ្រអត្រា DisplayPort ទាំងអស់គឺ 320Mhz ។ ការរចនានេះ example ប្រើប្រេកង់ទិន្នផល 900 Mhz (ខ្ពស់បំផុត) ដូច្នេះ SysPLL refclk អាចត្រូវបានចែករំលែកជាមួយ rx/tx refclk_link ដែលជា 150 Mhz ។
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR និង Tx PLL Link refclk ដែលបានជួសជុលទៅ 150 Mhz ដើម្បីគាំទ្រអត្រាទិន្នន័យ DisplayPort ទាំងអស់។
rx_ls_clkout/tx គឺ clkout	DisplayPort Link Speed ​​Clock ទៅនឹងនាឡិកា DisplayPort IP core។ ប្រេកង់ស្មើនឹងអត្រាទិន្នន័យ បែងចែកដោយទទឹងទិន្នន័យប៉ារ៉ាឡែល។ Exampលេ៖ ប្រេកង់ = អត្រាទិន្នន័យ/ទទឹងទិន្នន័យ = 8.1G (HBR3) / 40 ប៊ីត = 202.5 Mhz

២.៣. កៅអីសាកល្បង
កន្លែងសាកល្បងក្លែងធ្វើត្រាប់តាមសៀរៀល DisplayPort TX ទៅ RX ។
រូបភាពទី 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

តារាង 5. សមាសភាគ Testbench

សមាសភាគ	ការពិពណ៌នា
ម៉ាស៊ីនបង្កើតលំនាំវីដេអូ	ម៉ាស៊ីនភ្លើងនេះបង្កើតលំនាំរបារពណ៌ដែលអ្នកអាចកំណត់រចនាសម្ព័ន្ធបាន។ អ្នកអាចកំណត់ការកំណត់ពេលវេលាទ្រង់ទ្រាយវីដេអូ។
ការត្រួតពិនិត្យ Testbench	ប្លុកនេះគ្រប់គ្រងលំដាប់សាកល្បងនៃការក្លែងធ្វើ និងបង្កើតសញ្ញារំញោចចាំបាច់ទៅកាន់ស្នូល TX ។ ប្លុកត្រួតពិនិត្យ testbench ក៏អានតម្លៃ CRC ពីប្រភព និងលិច ដើម្បីធ្វើការប្រៀបធៀប។
កម្មវិធីពិនិត្យប្រេកង់នាឡិកាល្បឿន RX Link	កម្មវិធីពិនិត្យនេះផ្ទៀងផ្ទាត់ថាតើប្រេកង់នាឡិកាដែលទាញយកមកវិញរបស់ឧបករណ៍បញ្ជូន RX ត្រូវគ្នានឹងអត្រាទិន្នន័យដែលចង់បានដែរឬទេ។
កម្មវិធីពិនិត្យប្រេកង់នាឡិកាល្បឿនតំណភ្ជាប់ TX	កម្មវិធីត្រួតពិនិត្យនេះផ្ទៀងផ្ទាត់ថាតើប្រេកង់នាឡិកាដែលទាញយកឧបករណ៍បញ្ជូនត TX ដែលត្រូវគ្នានឹងអត្រាទិន្នន័យដែលចង់បាន។

ការសាកល្បងសាកល្បងធ្វើការផ្ទៀងផ្ទាត់ដូចខាងក្រោមៈ
តារាង 6. ការផ្ទៀងផ្ទាត់ Testbench

លក្ខណៈវិនិច្ឆ័យសាកល្បង	ការផ្ទៀងផ្ទាត់
• ភ្ជាប់ការបណ្តុះបណ្តាលនៅអត្រាទិន្នន័យ HBR3 • អានការចុះឈ្មោះ DPCD ដើម្បីពិនិត្យមើលថាតើស្ថានភាព DP កំណត់ និងវាស់វែងទាំងប្រេកង់ TX និង RX Link Speed ​​ដែរឬទេ។	រួមបញ្ចូលឧបករណ៍ពិនិត្យប្រេកង់ដើម្បីវាស់ស្ទង់លទ្ធផលប្រេកង់នាឡិកាល្បឿនតំណពីឧបករណ៍បញ្ជូន TX និង RX ។
• ដំណើរការលំនាំវីដេអូពី TX ទៅ RX ។ • ផ្ទៀងផ្ទាត់ CRC សម្រាប់ប្រភព និងលិច ដើម្បីពិនិត្យមើលថាតើពួកវាត្រូវគ្នាដែរឬទេ	• ភ្ជាប់ម៉ាស៊ីនបង្កើតលំនាំវីដេអូទៅប្រភព DisplayPort ដើម្បីបង្កើតគំរូវីដេអូ។ • ការត្រួតពិនិត្យ Testbench បន្ទាប់អានទាំងប្រភព និង Sink CRC ពីការចុះឈ្មោះ DPTX និង DPRX ហើយប្រៀបធៀបដើម្បីធានាថាតម្លៃ CRC ទាំងពីរគឺដូចគ្នាបេះបិទ។ ចំណាំ៖ ដើម្បីធានាថា CRC ត្រូវបានគណនា អ្នកត្រូវតែបើកដំណើរការ Support CTS test ប៉ារ៉ាម៉ែត្រស្វ័យប្រវត្តិ។

ប្រវត្តិកែប្រែឯកសារសម្រាប់ DisplayPort Intel

Agilex F-tile FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

កំណែឯកសារ	កំណែ Intel Quartus Prime	កំណែ IP	ការផ្លាស់ប្តូរ
2021.12.13	21.4	21.0.0	ការចេញផ្សាយដំបូង។

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។
*ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
ISO 9001៖ 2015 បានចុះឈ្មោះ

កំណែអនឡាញ
ផ្ញើមតិកែលម្អ
UG-០៦
លេខសម្គាល់៖ 709308
កំណែ៖ 2021.12.13

ឯកសារ/ធនធាន

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] ការណែនាំអ្នកប្រើប្រាស់ DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់