Design IP DisplayPort Agilex F-Tile FPGA Example
Guida per l'utente
Aggiornato per Intel® Quartus® Prime Design Suite: 21.4
Versione IP: 21.0.0
DisplayPort Intel FPGA IP Design esample Guida rapida
Il design IP DisplayPort Intel® FPGA esampi le per i dispositivi Intel Agilex™ F-tile presentano un testbench di simulazione e un design hardware che supporta la compilazione e il test dell'hardware.
DisplayPort Intel FPGA IP offre il seguente design esamples:
- Loopback parallelo DisplayPort SST senza un modulo Pixel Clock Recovery (PCR) a velocità statica
Quando generi un design esample, l'editor dei parametri crea automaticamente il file fileÈ necessario simulare, compilare e testare il progetto nell'hardware.
Nota: La versione del software Intel Quartus® Prime 21.4 supporta solo Preliminary Design Example per scopi di simulazione, sintesi, compilazione e analisi dei tempi. La funzionalità hardware non è completamente verificata.
Figura 1. Sviluppo Stages
Informazioni correlate
- DisplayPort Intel FPGA IP Guida per l'utente
- Migrazione a Intel Quartus Prime Pro Edition
1.1. Struttura della directory
Figura 2. Struttura della directory
Tabella 1. Progettazione esample Componenti
| Cartelle | Files |
| rtl/nucleo | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((blocco di base DP PMA UX) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((blocco di base DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Requisiti hardware e software
Intel utilizza il seguente hardware e software per testare il design, ad esampon:
Hardware
- Kit di sviluppo Intel Agilex serie I
Software
- Intel Quartus Prime
- Sinossi* Simulatore VCL
1.3. Generazione del disegno
Utilizzare l'editor di parametri IP DisplayPort Intel FPGA nel software Intel Quartus Prime per generare il progetto esamplui.
Figura 3. Generazione del flusso di progettazione
- Selezionare Strumenti ➤ Catalogo IP e selezionare Intel Agilex F-tile come famiglia di dispositivi di destinazione.
Nota: il design esample supporta solo dispositivi Intel Agilex F-tile. - Nel catalogo IP, individuare e fare doppio clic su DisplayPort Intel FPGA IP. Viene visualizzata la finestra Nuova variazione IP.
- Specifica un nome di primo livello per la tua variante IP personalizzata. L'editor dei parametri salva le impostazioni della variazione IP in a file di nome .ip.
- È possibile selezionare un dispositivo Intel Agilex F-tile specifico nel campo Dispositivo o mantenere la selezione predefinita del dispositivo software Intel Quartus Prime.
- Fare clic su OK. Viene visualizzato l'editor dei parametri.
- Configurare i parametri desiderati sia per TX che per RX
- Sul design esampscheda le, selezionare DisplayPort SST Loopback parallelo senza PCR.
- Selezionare Simulazione per generare il banco di prova e selezionare Sintesi per generare il progetto hardware esample. Devi selezionare almeno una di queste opzioni per generare il disegno esample fileS. Se selezioni entrambi, il tempo di generazione è più lungo.
- Fare clic su Genera esampil Design.
1.4. Simulare il progetto
Il design IP FPGA Intel DisplayPort esample testbench simula un progetto di loopback seriale da un'istanza TX a un'istanza RX. Un modulo generatore di pattern video interno guida l'istanza DisplayPort TX e l'output video dell'istanza RX si collega ai controllori CRC nel banco di prova.
Figura 4. Flusso di simulazione del progetto
- Vai alla cartella del simulatore Synopsys e seleziona VCS.
- Esegui lo script di simulazione.
Fonte vcs_sim.sh - Lo script esegue Quartus TLG, compila ed esegue il testbench nel simulatore.
- Analizza il risultato.
Una simulazione di successo termina con il confronto tra Source e Sink SRC.
1.5. Compilazione e simulazione del progetto
Figura 5. Compilazione e simulazione del progetto
Per compilare ed eseguire un test dimostrativo sull'hardware esample design, segui questi passaggi:
- Garantire hardware esampla generazione del design è completa.
- Avvia il software Intel Quartus Prime Pro Edition e apri /quartus/agi_dp_demo.qpf.
- Fare clic su Elaborazione ➤ Avvia compilazione.
- Attendere il completamento della compilazione.
Nota: Il disegno esample non verifica funzionalmente il progetto preliminare esample sull'hardware in questa versione di Quartus.
Informazioni correlate
Guida per l'utente del kit di sviluppo FPGA Intel Agilex serie I
1.6. DisplayPort Intel FPGA IP Design esample Parametri
Tabella 2. DisplayPort Intel FPGA IP Design Example Parametri per il dispositivo Intel Agilex F-tile
| Parametro | Valore | Descrizione |
| Design disponibile esample | ||
| Seleziona Design | • Nessuno • DisplayPort SST parallela Loopback senza PCR |
Seleziona il design esampfile da generare. • Nessuno: nessun design esample è disponibile per la selezione del parametro corrente • DisplayPort SST Parallel Loopback senza PCR: questo design esample mostra il loopback parallelo dal sink DisplayPort alla sorgente DisplayPort senza un modulo Pixel Clock Recovery (PCR) quando si attiva il parametro Enable Video Input Image Port. |
| Design esample Files | ||
| Simulazione | Acceso, spento | Attiva questa opzione per generare il file necessario files per il banco di prova di simulazione. |
| Sintesi | Acceso, spento | Attiva questa opzione per generare il file necessario files per Intel Quartus Prime compilazione e progettazione hardware. |
| Formato HDL generato | ||
| Generare File Formato | Verlog, VHDL | Seleziona il tuo formato HDL preferito per il design generato esample fileimpostato. Nota: Questa opzione determina solo il formato per l'IP di primo livello generato fileS. Tutti gli altri files (esample banchi prova e di primo livello files per la dimostrazione dell'hardware) sono in formato Verilog HDL. |
| Kit di sviluppo del bersaglio | ||
| Seleziona Consiglio | • Nessun kit di sviluppo • Serie Intel Agilex I Kit di sviluppo |
Seleziona la scheda per il design mirato esamplui. • Nessun kit di sviluppo: questa opzione esclude tutti gli aspetti hardware per la progettazione, ad esample. Il core IP imposta tutte le assegnazioni dei pin su pin virtuali. • Kit di sviluppo FPGA Intel Agilex serie I: questa opzione seleziona automaticamente il dispositivo di destinazione del progetto in modo che corrisponda al dispositivo su questo kit di sviluppo. È possibile modificare il dispositivo di destinazione utilizzando il parametro Modifica dispositivo di destinazione se la revisione della scheda ha una variante di dispositivo diversa. Il core IP imposta tutte le assegnazioni dei pin in base al kit di sviluppo. Nota: Progetto preliminare esample non è funzionalmente verificato sull'hardware in questa versione di Quartus. • Kit di sviluppo personalizzato: questa opzione consente la progettazione esampfile da testare su un kit di sviluppo di terze parti con un FPGA Intel. Potrebbe essere necessario impostare autonomamente le assegnazioni dei pin. |
| Dispositivo di destinazione | ||
| Cambia dispositivo di destinazione | Acceso, spento | Attiva questa opzione e seleziona la variante del dispositivo preferita per il kit di sviluppo. |
Progettazione di loopback parallelo esamples
Il design IP FPGA Intel DisplayPort esampDimostriamo il loopback parallelo dall'istanza DisplayPort RX all'istanza DisplayPort TX senza un modulo Pixel Clock Recovery (PCR) a velocità statica.
Tabella 3. DisplayPort Intel FPGA IP Design Example per il dispositivo Intel Agilex F-tile
| Design esample | Designazione | Velocità dati | Modalità canale | Tipo di loopback |
| Loopback parallelo DisplayPort SST senza PCR | DisplayPort SST | HBR3 | Semplice | Parallelo senza PCR |
2.1. Funzionalità di progettazione loopback parallela Intel Agilex F-tile DisplayPort SST
Il progetto di loopback parallelo SST esampDimostrano la trasmissione di un singolo flusso video dal sink DisplayPort alla sorgente DisplayPort senza Pixel Clock Recovery (PCR) a velocità statica.
Figura 6. Loopback parallelo Intel Agilex F-tile DisplayPort SST senza PCR
- In questa variante, il parametro della sorgente DisplayPort, TX_SUPPORT_IM_ENABLE, è attivato e viene utilizzata l'interfaccia dell'immagine video.
- Il sink DisplayPort riceve lo streaming video e/o audio da una sorgente video esterna come la GPU e lo decodifica in un'interfaccia video parallela.
- L'uscita video sink DisplayPort guida direttamente l'interfaccia video sorgente DisplayPort e codifica il collegamento principale DisplayPort prima di trasmettere al monitor.
- L'IOPLL guida sia il sink DisplayPort che i clock video sorgente a una frequenza fissa.
- Se il sink DisplayPort e il parametro MAX_LINK_RATE della sorgente sono configurati su HBR3 e PIXELS_PER_CLOCK è configurato su Quad, il clock video viene eseguito a 300 MHz per supportare la velocità pixel 8Kp30 (1188/4 = 297 MHz).
2.2. Schema di clock
Lo schema di clock illustra i domini di clock nel design IP FPGA Intel DisplayPort examplui.
Figura 7. Schema di clock del ricetrasmettitore Intel Agilex F-tile DisplayPort
Tabella 4. Segnali dello schema di clocking
| Orologio nel diagramma | Descrizione |
| Riferimento SysPLL | F-tile System PLL clock di riferimento che può essere qualsiasi frequenza di clock divisibile per System PLL per quella frequenza di uscita. In questo disegno esample, system_pll_clk_link e rx/tx refclk_link condividono lo stesso SysPLL refclk che è 150Mhz. Deve essere un clock libero che è collegato da un pin dedicato del clock di riferimento del ricetrasmettitore alla porta del clock di ingresso di Reference e System PLL Clocks IP, prima di collegare la porta di uscita corrispondente a DisplayPort Phy Top. |
| system_pll_clk_link | La frequenza di uscita PLL di sistema minima per supportare tutte le velocità DisplayPort è 320 Mhz. Questo disegno esample utilizza una frequenza di uscita di 900 Mhz (la più alta) in modo che SysPLL refclk possa essere condiviso con rx/tx refclk_link che è 150 Mhz. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR e Tx PLL Link refclk fissato a 150 Mhz per supportare tutte le velocità dati DisplayPort. |
| rx_ls_clkout/tx È clkout | DisplayPort Link Speed Da clock a clock DisplayPort IP core. Frequenza equivalente alla velocità dati divisa per la larghezza dei dati paralleli. Exampon: Frequenza = velocità dati/ampiezza dati = 8.1 G (HBR3) / 40 bit = 202.5MHz |
2.3. Banco di prova di simulazione
Il testbench di simulazione simula il loopback seriale DisplayPort TX a RX.
Figura 8. Diagramma a blocchi del testbench di simulazione della modalità Simplex IP di DisplayPort Intel FPGA
Tabella 5. Componenti del banco di prova
| Componente | Descrizione |
| Generatore di schemi video | Questo generatore produce modelli di barre dei colori che è possibile configurare. È possibile parametrizzare la temporizzazione del formato video. |
| Controllo del banco di prova | Questo blocco controlla la sequenza di test della simulazione e genera i segnali di stimolo necessari al core TX. Il blocco di controllo del banco di prova legge anche il valore CRC sia dall'origine che dal sink per effettuare confronti. |
| Controllo della frequenza di clock della velocità del collegamento RX | Questo controllo verifica se la frequenza di clock recuperata dal ricetrasmettitore RX corrisponde alla velocità dati desiderata. |
| Controllo della frequenza di clock della velocità del collegamento TX | Questo controllo verifica se la frequenza di clock recuperata dal ricetrasmettitore TX corrisponde alla velocità dati desiderata. |
Il testbench di simulazione effettua le seguenti verifiche:
Tabella 6. Verifiche al banco di prova
| Criteri di prova | Verifica |
| • Link Training a Data Rate HBR3 • Leggere i registri DPCD per verificare se DP Status imposta e misura sia la frequenza TX che RX Link Speed. |
Integra Frequency Checker per misurare l'uscita di frequenza del clock Link Speed dal ricetrasmettitore TX e RX. |
| • Eseguire lo schema video da TX a RX. • Verificare il CRC sia per l'origine che per il sink per controllare se corrispondono |
• Collega il generatore di pattern video alla sorgente DisplayPort per generare il pattern video. • Successivamente, il controllo del banco di prova legge sia il CRC sorgente che quello del sink dai registri DPTX e DPRX e li confronta per garantire che entrambi i valori CRC siano identici. Nota: Per garantire che il CRC venga calcolato, è necessario abilitare il parametro Support CTS test automation. |
Cronologia delle revisioni del documento per DisplayPort Intel
Agilex F-tile FPGA IP Design Esample Guida per l'utente
| Versione del documento | Versione Intel Quartus Prime | Versione IP | Cambiamenti |
| 2021.12.13 | 21.4 | 21.0.0 | Versione iniziale. |
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ID: 709308
Versione: 2021.12.13
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