منفذ DisplayPort Agilex F-Tile FPGA IP Design Example
دليل المستخدم
تم التحديث لـ Intel® Quartus® Prime Design Suite: 21.4
إصدار IP: 21.0.0

منفذ DisplayPort Intel FPGA IP Design Example دليل البدء السريع

تصميم DisplayPort Intel® FPGA IP على سبيل المثالampتتميز أجهزة les لأجهزة Intel Agilex ™ F-Tiles بمنضدة اختبار محاكاة وتصميم أجهزة يدعم التجميع واختبار الأجهزة.
يوفر DisplayPort Intel FPGA IP التصميم التالي على سبيل المثالampليه:

• استرجاع DisplayPort SST المتوازي بدون وحدة Pixel Clock Recovery (PCR) بمعدل ثابت

عندما تقوم بإنشاء تصميم سابقample ، يقوم محرر المعلمات تلقائيًا بإنشاء ملف fileضرورية لمحاكاة التصميم في الأجهزة وتجميعه واختباره.
ملحوظة: لا يدعم إصدار برنامج Intel Quartus® Prime 21.4 إلا التصميم الأولي Example لأغراض المحاكاة والتوليف والتجميع والتوقيت. لم يتم التحقق من وظائف الأجهزة بشكل كامل.
الشكل 1. التنمية Stages

معلومات ذات صلة

• دليل مستخدم DisplayPort Intel FPGA IP
• الانتقال إلى إصدار Intel Quartus Prime Pro

1.1. هيكل الدليل
الشكل 2. هيكل الدليل

الجدول 1. مثال على التصميمampمكونات لو

المجلدات	Files
rtl / الأساسية	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl / rx_phy	dp_gxb_rx / ((لبنة بناء DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl / tx_phy	dp_gxb_rx / ((لبنة بناء DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2 متطلبات الأجهزة والبرامج
تستخدم Intel الأجهزة والبرامج التالية لاختبار التصميم السابقampعلى:
الأجهزة

• مجموعة تطوير Intel Agilex I-Series

برمجة

• إنتل كوارتس برايم
• سينوبسيس محاكي VCL

1.3 توليد التصميم
استخدم محرر معلمات DisplayPort Intel FPGA IP في برنامج Intel Quartus Prime لإنشاء مثال التصميمampليه.
الشكل 3. إنشاء تدفق التصميم

1. حدد Tools ➤ IP Catalog ، وحدد Intel Agilex F-tile كعائلة الجهاز المستهدفة.
   ملاحظة: التصميم السابقample يدعم فقط أجهزة Intel Agilex F.
2. في كتالوج IP ، حدد موقع DisplayPort Intel FPGA IP وانقر فوقه نقرًا مزدوجًا. تظهر نافذة New IP Variation.
3. حدد اسم المستوى الأعلى لنوع IP المخصص الخاص بك. يحفظ محرر المعلمات إعدادات تنوع IP في ملف file اسم الشيئ .ip.
4. يمكنك تحديد جهاز Intel Agilex F-tile معين في حقل الجهاز ، أو الاحتفاظ بتحديد جهاز برنامج Intel Quartus Prime الافتراضي.
5. انقر فوق موافق. يظهر محرر المعلمة.
6. قم بتكوين المعلمات المطلوبة لكل من TX و RX
7. على التصميم السابقampعلامة التبويب le ، حدد DisplayPort SST Parallel Loopback بدون PCR.
8. حدد Simulation لإنشاء testbench ، وحدد Synthesis لإنشاء تصميم الأجهزة على سبيل المثالampجنيه. يجب عليك تحديد واحد على الأقل من هذه الخيارات لإنشاء مثال على التصميمample fileس. إذا قمت بتحديد كليهما ، فسيكون وقت التوليد أطول.
9. انقر فوق إنشاء Exampلو التصميم.

1.4 محاكاة التصميم
تصميم DisplayPort Intel FPGA IP السابقampيحاكي le testbench تصميم استرجاع تسلسلي من مثيل TX إلى مثيل RX. تقوم وحدة منشئ نمط الفيديو الداخلي بتشغيل مثيل DisplayPort TX ويتصل إخراج فيديو مثيل RX بمدققات CRC في طاولة الاختبار.
الشكل 4. تدفق محاكاة التصميم

1. انتقل إلى مجلد Synopsys simulator وحدد VCS.
2. قم بتشغيل نص محاكاة.
   المصدر vcs_sim.sh
3. يقوم البرنامج النصي بتنفيذ Quartus TLG ، ويقوم بتجميع وتشغيل testbench في جهاز المحاكاة.
4. حلل النتيجة.
   تنتهي المحاكاة الناجحة بمقارنة المصدر والمصدر SRC.

1.5 تجميع ومحاكاة التصميم
الشكل 5. تجميع ومحاكاة التصميم

لتجميع وتشغيل اختبار توضيحي على الأجهزة السابقةample design ، اتبع الخطوات التالية:

1. تأكد من الأجهزة السابقةampجيل تصميم لو كاملة.
2. قم بتشغيل برنامج Intel Quartus Prime Pro Edition وافتحه /quartus/agi_dp_demo.qpf.
3. انقر فوق معالجة ➤ بدء التجميع.
4. انتظر حتى اكتمال الترجمة.

ملحوظة: التصميم السابقampلا يتحقق le وظيفيًا من مثال على التصميم الأوليample على الأجهزة في هذا الإصدار Quartus.
معلومات ذات صلة
دليل مستخدم مجموعة أدوات تطوير Intel Agilex I-Series FPGA

1.6 منفذ DisplayPort Intel FPGA IP Design Exampلو المعلمات
الجدول 2. DisplayPort Intel FPGA IP Design Exampمعامِلات جهاز Intel Agilex F.

المعلمة	قيمة	وصف
متاح تصميم على سبيل المثالample
حدد التصميم	• لا شيء • DisplayPort SST بالتوازي استرجاع بدون PCR	حدد التصميم على سبيل المثالample ليتم إنشاؤها. • لا شيء: لا يوجد تصميم على سبيل المثالample متاح لاختيار المعلمة الحالية • DisplayPort SST Parallel Loopback بدون PCR: هذا التصميم على سبيل المثالampيوضح le الاسترجاع المتوازي من حوض DisplayPort إلى مصدر DisplayPort بدون وحدة Pixel Clock Recovery (PCR) عند تشغيل معلمة Enable Video Input Image Port.
مثال على التصميمample Files
محاكاة	في ، قبالة	قم بتشغيل هذا الخيار لإنشاء ملف fileمنضدة اختبار المحاكاة.
توليف	في ، قبالة	قم بتشغيل هذا الخيار لإنشاء ملف files لتجميع Intel Quartus Prime وتصميم الأجهزة.
تنسيق HDL الذي تم إنشاؤه
يولد File شكل	فيريلوج ، VHDL	حدد تنسيق HDL المفضل لديك للتصميم الذي تم إنشاؤه على سبيل المثالample fileتعيين. ملحوظة: يحدد هذا الخيار فقط تنسيق IP ذي المستوى الأعلى الذي تم إنشاؤه fileس. كل الآخرين files (على سبيل المثال ، على سبيل المثالample testbenches والمستوى الأعلى fileلعرض الأجهزة) بتنسيق Verilog HDL.
مجموعة أدوات تطوير الهدف
حدد لوحة	• لا توجد أدوات تطوير • سلسلة Intel Agilex I مجموعة التطوير	حدد اللوحة للتصميم المستهدف على سبيل المثالampليه. • لا توجد مجموعة تطوير: يستبعد هذا الخيار جميع جوانب الأجهزة للتصميم على سبيل المثالampجنيه. يقوم IP core بتعيين جميع تعيينات الدبوس إلى دبابيس افتراضية. • Intel Agilex I-Series FPGA Development Kit: يقوم هذا الخيار تلقائيًا بتحديد الجهاز المستهدف للمشروع لمطابقة الجهاز الموجود في مجموعة التطوير هذه. يمكنك تغيير الجهاز المستهدف باستخدام معلمة تغيير الجهاز المستهدف إذا كان لمراجعة اللوحة الخاصة بك متغير جهاز مختلف. يقوم IP core بتعيين جميع تعيينات الدبوس وفقًا لمجموعة التطوير. ملحوظة: مثال على التصميم الأوليampلم يتم التحقق من le وظيفيًا على الأجهزة في إصدار Quartus هذا. • مجموعة أدوات التطوير المخصصة: يسمح هذا الخيار للتصميم على سبيل المثالample ليتم اختبارها على مجموعة تطوير تابعة لجهة خارجية باستخدام Intel FPGA. قد تحتاج إلى تعيين تعيينات الدبوس بنفسك.
	الجهاز الهدف
تغيير الجهاز الهدف	في ، قبالة	قم بتشغيل هذا الخيار وحدد متغير الجهاز المفضل لمجموعة التطوير.

تصميم الاسترجاع المتوازي على سبيل المثالampليه

تصميم DisplayPort Intel FPGA IP السابقampتوضح ليه استرجاع متوازي من مثيل DisplayPort RX إلى مثيل DisplayPort TX بدون وحدة Pixel Clock Recovery (PCR) بمعدل ثابت.
الجدول 3. DisplayPort Intel FPGA IP Design Exampلو لجهاز Intel Agilex F- بلاط

مثال على التصميمample	تعيين	معدل البيانات	وضع القناة	نوع الاسترجاع
DisplayPort SST استرجاع متوازي بدون PCR	منفذ DisplayPort SST	هارفارد بزنس ريفيو3	سيمبلكس	بالتوازي بدون PCR

2.1. Intel Agilex F- بلاط DisplayPort SST Parallel Loopback Design ميزات
تصميم الاسترجاع المتوازي SST على سبيل المثالampتوضح ليه إرسال دفق فيديو واحد من مصدر DisplayPort إلى مصدر DisplayPort دون استرداد Pixel Clock (PCR) بمعدل ثابت.

الشكل 6. Intel Agilex F- بلاطة DisplayPort SST Parallel Loopback بدون PCR

• في هذا المتغير ، يتم تشغيل معلمة مصدر DisplayPort ، TX_SUPPORT_IM_ENABLE ، ويتم استخدام واجهة صورة الفيديو.
• يستقبل حوض DisplayPort الفيديو و / أو دفق الصوت من مصدر فيديو خارجي مثل GPU ويفك تشفيره إلى واجهة فيديو متوازية.
• يعمل إخراج فيديو حوض DisplayPort مباشرة على تشغيل واجهة فيديو مصدر DisplayPort والتشفير إلى ارتباط DisplayPort الرئيسي قبل الإرسال إلى الشاشة.
• يقوم IOPLL بتشغيل كلاً من حوض DisplayPort وساعات فيديو المصدر بتردد ثابت.
• إذا تم تكوين حوض DisplayPort ومعلمة MAX_LINK_RATE الخاصة بالمصدر على HBR3 وتم تكوين PIXELS_PER_CLOCK إلى رباعي ، تعمل ساعة الفيديو بسرعة 300 ميجاهرتز لدعم معدل 8Kp30 بكسل (1188/4 = 297 ميجاهرتز).

2.2. مخطط تسجيل الوقت
يوضح مخطط التوقيت مجالات الساعة في تصميم DisplayPort Intel FPGA IP السابقampليه.
الشكل 7. مخطط توقيت جهاز الإرسال والاستقبال من Intel Agilex F- بلاط DisplayPort

الجدول 4. إشارات مخطط التوقيت

الساعة في الرسم التخطيطي	وصف
مرجع SysPLL	ساعة مرجعية لنظام F-TONE PLL والتي يمكن أن تكون أي تردد ساعة قابل للقسمة بواسطة System PLL لتردد الخرج هذا. في هذا التصميم السابقampيشترك le و system_pll_clk_link و rx / tx refclk_link في نفس SysPLL refclk وهو 150 ميجا هرتز. يجب أن تكون ساعة تشغيل مجانية متصلة من دبوس ساعة مرجعي مخصص لجهاز الإرسال والاستقبال إلى منفذ ساعة الإدخال للمرجع ونظام PLL Clocks IP ، قبل توصيل منفذ الإخراج المقابل بـ DisplayPort Phy Top.
system_pll_clk_link	الحد الأدنى لتردد خرج النظام PLL لدعم جميع معدلات DisplayPort هو 320 ميجا هرتز. هذا التصميم السابقampيستخدم le 900 ميجاهرتز (أعلى) تردد إخراج بحيث يمكن مشاركة مرجع SysPLL مع رابط rx / tx refclk_link وهو 150 ميجاهرتز.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR و Tx PLL Link refclk والتي تم تثبيتها على 150 ميجا هرتز لدعم جميع معدلات بيانات DisplayPort.
هل rx_ls_clkout / tx clkout	DisplayPort Link Speed ​​Clock إلى ساعة DisplayPort IP core. يقسم التردد المكافئ لمعدل البيانات على عرض البيانات المتوازي. Exampعلى: التردد = معدل البيانات / عرض البيانات = 8.1 جرام (HBR3) / 40 بت = 202.5 ميجا هرتز

2.3 Testbench المحاكاة
يحاكي جدول اختبار المحاكاة الاسترجاع التسلسلي DisplayPort TX إلى RX.
الشكل 8. DisplayPort Intel FPGA IP Simplex Mode Simplex مخطط كتلة Testbench

الجدول 5. مكونات Testbench

عنصر	وصف
مولد نمط الفيديو	ينتج هذا المولد أنماط شريط ألوان يمكنك تكوينها. يمكنك تحديد معلمات توقيت تنسيق الفيديو.
تحكم Testbench	تتحكم هذه الكتلة في تسلسل اختبار المحاكاة وتولد إشارات التحفيز الضرورية إلى قلب TX. تقرأ كتلة التحكم testbench أيضًا قيمة CRC من كل من المصدر والمغسلة لإجراء مقارنات.
مدقق تردد ساعة RX Link Speed	يتحقق هذا المدقق مما إذا كان تردد الساعة المسترد لجهاز الإرسال والاستقبال RX يطابق معدل البيانات المطلوب.
TX Link Speed ​​مدار الساعة فاحص التردد	يتحقق هذا المدقق مما إذا كان تردد الساعة المسترد لجهاز الإرسال والاستقبال TX يطابق معدل البيانات المطلوب.

يقوم جدول اختبار المحاكاة بالتحقق التالي:
الجدول 6. تحقق Testbench

معايير الاختبار	تَحَقّق
• ربط التدريب على معدل البيانات HBR3 • اقرأ سجلات DPCD للتحقق مما إذا كانت حالة DP تعيّن وتقيس ترددات TX و RX Link Speed.	يدمج مدقق التردد لقياس خرج تردد ساعة Link Speed ​​من جهاز الإرسال والاستقبال TX و RX.
• تشغيل نمط الفيديو من TX إلى RX. • تحقق من اتفاقية حقوق الطفل لكل من المصدر والمصارف للتحقق مما إذا كانا متطابقين	• يربط مولد نمط الفيديو بمصدر DisplayPort لإنشاء نمط الفيديو. • يقرأ عنصر تحكم Testbench بعد ذلك كلاً من Source و Sink CRC من سجلات DPTX و DPRX ويقارن للتأكد من تطابق قيم CRC. ملحوظة: لضمان حساب CRC ، يجب عليك تمكين معلمة أتمتة اختبار Support CTS.

محفوظات مراجعة المستند لـ DisplayPort Intel

Agilex F- بلاط FPGA IP Design Example دليل المستخدم

نسخة الوثيقة	إصدار Intel Quartus Prime	إصدار IP	التغييرات
2021.12.13	21.4	21.0.0	الإصدار الأولي.

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات.
*قد يتم المطالبة بأسماء وعلامات تجارية أخرى باعتبارها ملكًا للآخرين.
ايزو 9001: 2015 مسجل

نسخة على الانترنت
إرسال التعليقات
يو جي-20347
بطاقة تعريف: 709308
إصدار: 2021.12.13

المستندات / الموارد

إنتل DisplayPort Agilex F-Tile FPGA IP Design Example [بي دي اف] دليل المستخدم منفذ DisplayPort Agilex F-Tile FPGA IP Design Example ، DisplayPort Agilex ، F-Tile FPGA IP Design Example ، F-Tile FPGA IP Design ، FPGA IP Design Exampلو ، IP Design Exampلو ، تصميم IP ، UG-20347 ، 709308

مراجع

• دليل المستخدم