DisplayPort Agilex F-Teël FPGA IP-ontwerp Example
Gebruikersgids
Opgedateer vir Intel® Quartus® Prime Design Suite: 21.4
IP weergawe: 21.0.0

DisplayPort Intel FPGA IP-ontwerp Exampdie Vinnige Begingids

Die DisplayPort Intel® FPGA IP-ontwerp, bvampLese vir Intel Agilex™ F-teëltoestelle het 'n simulerende toetsbank en 'n hardeware-ontwerp wat samestelling en hardewaretoetsing ondersteun.
Die DisplayPort Intel FPGA IP bied die volgende ontwerp bvamples:

• DisplayPort SST parallelle teruglus sonder 'n Pixel Clock Recovery (PCR) module teen statiese tempo

Wanneer jy 'n ontwerp genereer, bvample, die parameterredigeerder skep outomaties die files nodig om die ontwerp in hardeware te simuleer, saam te stel en te toets.
Let wel: Intel Quartus® Prime 21.4-sagtewareweergawe ondersteun slegs Preliminary Design Example vir simulasie, sintese, samestelling en tydsberekening analise doeleindes. Hardeware-funksionaliteit is nie ten volle geverifieer nie.
Figuur 1. Ontwikkeling Stages

Verwante inligting

• DisplayPort Intel FPGA IP Gebruikersgids
• Migreer na Intel Quartus Prime Pro Edition

1.1. Gidsstruktuur
Figuur 2. Gidsstruktuur

Tabel 1. Ontwerp Example komponente

Dopsies	Files
rtl/kern	dp_kern.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX bousteen)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX bousteen)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardeware en Sagteware Vereistes
Intel gebruik die volgende hardeware en sagteware om die ontwerp te toets, bvample:
Hardeware

• Intel Agilex I-Series Development Kit

Sagteware

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Genereer die ontwerp
Gebruik die DisplayPort Intel FPGA IP-parameterredigeerder in Intel Quartus Prime-sagteware om die ontwerp bvample.
Figuur 3. Generering van die Ontwerpvloei

1. Kies Tools ➤ IP Catalog, en kies Intel Agilex F-tile as die teikentoestelfamilie.
   Let wel: Die ontwerp bvample ondersteun slegs Intel Agilex F-tile-toestelle.
2. In die IP-katalogus, soek en dubbelklik op DisplayPort Intel FPGA IP. Die venster Nuwe IP-variasie verskyn.
3. Spesifiseer 'n topvlaknaam vir jou pasgemaakte IP-variasie. Die parameterredigeerder stoor die IP-variasie-instellings in 'n file genoem .ip.
4. Jy kan 'n spesifieke Intel Agilex F-teël-toestel in die Toestel-veld kies, of die standaard Intel Quartus Prime-sagtewaretoestelkeuse behou.
5. Klik OK. Die parameterredigeerder verskyn.
6. Konfigureer die verlangde parameters vir beide TX en RX
7. Op die Ontwerp Exampop die oortjie, kies DisplayPort SST Parallel Loopback Without PCR.
8. Kies Simulasie om die toetsbank te genereer, en kies Sintese om die hardeware-ontwerp te genereer, bvample. Jy moet ten minste een van hierdie opsies kies om die ontwerp te genereer, bvample files. As jy albei kies, is die generasietyd langer.
9. Klik Genereer Exampdie Ontwerp.

1.4. Simuleer die ontwerp
Die DisplayPort Intel FPGA IP-ontwerp, bvample testbench simuleer 'n seriële terugloop-ontwerp van 'n TX-instansie na 'n RX-instansie. 'n Interne videopatroongeneratormodule dryf die DisplayPort TX-instansie aan en die RX-instansievideo-uitset koppel aan CRC-kontroleerders in die toetsbank.
Figuur 4. Ontwerpsimulasievloei

1. Gaan na Synopsys simulator gids en kies VCS.
2. Begin simulasie script.
   Bron vcs_sim.sh
3. Die skrif voer Quartus TLG uit, stel die toetsbank saam en laat loop in die simulator.
4. Ontleed die resultaat.
   'n Suksesvolle simulasie eindig met Bron- en Sink-SR-vergelyking.

1.5. Samestelling en simulasie van die ontwerp
Figuur 5. Samestelling en simulasie van die ontwerp

Om 'n demonstrasietoets op die hardeware bvampvir die ontwerp, volg hierdie stappe:

1. Verseker hardeware bvampDie ontwerpgenerering is voltooi.
2. Begin die Intel Quartus Prime Pro Edition-sagteware en maak oop /quartus/agi_dp_demo.qpf.
3. Klik Verwerking ➤ Begin samestelling.
4. Wag totdat die samestelling voltooi is.

Let wel: Die ontwerp example verifieer nie funksioneel Voorlopige Ontwerp Example oor hardeware in hierdie Quartus-vrystelling.
Verwante inligting
Intel Agilex I-Series FPGA Development Kit Gebruikersgids

1.6. DisplayPort Intel FPGA IP-ontwerp Example Parameters
Tabel 2. DisplayPort Intel FPGA IP-ontwerp Example Parameters vir Intel Agilex F-tile-toestel

Parameter	Waarde	Beskrywing
Beskikbare ontwerp Bvample
Kies Ontwerp	• Geen • DisplayPort SST Parallel Terugloop sonder PCR	Kies die ontwerp bvample wat gegenereer moet word. • Geen: Geen ontwerp bvample is beskikbaar vir die huidige parameterkeuse • DisplayPort SST Parallelle Loopback sonder PCR: Hierdie ontwerp bvample demonstreer parallelle teruglus van DisplayPort-sink na DisplayPort-bron sonder 'n Pixel Clock Recovery (PCR)-module wanneer jy die Aktiveer video-invoerbeeldpoort-parameter aanskakel.
Ontwerp Bvample Files
Simulasie	Aan, af	Skakel hierdie opsie aan om die nodige te genereer files vir die simulasie toetsbank.
Sintese	Aan, af	Skakel hierdie opsie aan om die nodige te genereer files vir Intel Quartus Prime-samestelling en hardeware-ontwerp.
Gegenereerde HDL-formaat
Genereer File Formaat	Verilog, VHDL	Kies jou voorkeur HDL-formaat vir die gegenereerde ontwerp, bvample filestel. Let wel: Hierdie opsie bepaal slegs die formaat vir die gegenereerde topvlak-IP files. Alle ander files (bvample toetsbanke en topvlak files vir hardeware demonstrasie) is in Verilog HDL-formaat.
Target Development Kit
Kies Raad	• Geen ontwikkelingskit nie • Intel Agilex I-Series Ontwikkelingskit	Kies die bord vir die geteikende ontwerp, bvample. • Geen ontwikkelingskit: Hierdie opsie sluit alle hardeware-aspekte vir die ontwerp uit, bvample. Die IP-kern stel alle pentoewysings na virtuele penne. • Intel Agilex I-Series FPGA Development Kit: Hierdie opsie kies outomaties die projek se teikentoestel om by die toestel op hierdie ontwikkelingstel te pas. Jy kan die teikentoestel verander deur die Verander teikentoestel-parameter te gebruik as jou bordhersiening 'n ander toestelvariant het. Die IP-kern stel alle penopdragte volgens die ontwikkelingskit. Let wel: Voorlopige Ontwerp Example is nie funksioneel geverifieer op hardeware in hierdie Quartus-vrystelling nie. • Custom Development Kit: Hierdie opsie laat die ontwerp toe bvample om op 'n derdeparty-ontwikkelingskit met 'n Intel FPGA getoets te word. Jy sal dalk die pen-opdragte op jou eie moet stel.
	Teiken Toestel
Verander teikentoestel	Aan, af	Skakel hierdie opsie aan en kies die voorkeurtoestelvariant vir die ontwikkelingstel.

Parallelle Loopback Ontwerp Examples

Die DisplayPort Intel FPGA IP-ontwerp, bvampLese demonstreer parallelle terugkoppeling van DisplayPort RX-instansie na DisplayPort TX-instansie sonder 'n Pixel Clock Recovery (PCR) module teen statiese tempo.
Tabel 3. DisplayPort Intel FPGA IP-ontwerp Example vir Intel Agilex F-tile-toestel

Ontwerp Bvample	Aanwysing	Data koers	Kanaalmodus	Loopback Tipe
DisplayPort SST parallelle teruglus sonder PCR	DisplayPort SST	HBR3	Eenvoudig	Parallel sonder PCR

2.1. Intel Agilex F-teël DisplayPort SST Parallelle Loopback Ontwerpkenmerke
Die SST parallelle lus-terug-ontwerp, bvampLese demonstreer die oordrag van 'n enkele videostroom vanaf DisplayPort-sink na DisplayPort-bron sonder Pixel Clock Recovery (PCR) teen statiese tempo.

Figuur 6. Intel Agilex F-teël DisplayPort SST Parallel Loopback sonder PCR

• In hierdie variant is die DisplayPort-bron se parameter, TX_SUPPORT_IM_ENABLE, aangeskakel en word die videobeeld-koppelvlak gebruik.
• Die DisplayPort-wasbak ontvang video- en of oudiostroming van eksterne videobron soos GPU en dekodeer dit in parallelle video-koppelvlak.
• Die DisplayPort-sinkvideo-uitset dryf die DisplayPort-bronvideo-koppelvlak direk aan en kodeer na die DisplayPort-hoofskakel voordat dit na die monitor oorgedra word.
• Die IOPLL dryf beide die DisplayPort-sink- en bronvideohorlosies teen 'n vaste frekwensie.
• As DisplayPort-sink en bron se MAX_LINK_RATE-parameter op HBR3 opgestel is en PIXELS_PER_CLOCK is op Quad gekonfigureer, loop die videoklok teen 300 MHz om 8Kp30 piekseltempo (1188/4 = 297 MHz) te ondersteun.

2.2. Klokskema
Die klokskema illustreer die klokdomeine in die DisplayPort Intel FPGA IP-ontwerp, bvample.
Figuur 7. Intel Agilex F-teël DisplayPort Transceiver klokskema

Tabel 4. Klokskemaseine

Horlosie in diagram	Beskrywing
SysPLL refclk	F-teël Stelsel PLL verwysingsklok wat enige klokfrekwensie kan wees wat deelbaar is deur Stelsel PLL vir daardie uitsetfrekwensie. In hierdie ontwerp is example, system_pll_clk_link en rx/tx refclk_link deel dieselfde SysPLL refclk wat 150Mhz is. Dit moet 'n vrylopende horlosie wees wat vanaf 'n toegewyde transceiver verwysing klokpen gekoppel is aan die insetklokpoort van Reference and System PLL Clocks IP, voordat die ooreenstemmende uitsetpoort aan DisplayPort Phy Top verbind word.
system_pll_clk_skakel	Die minimum stelsel PLL-uitsetfrekwensie om alle DisplayPort-tempo te ondersteun, is 320Mhz. Hierdie ontwerp example gebruik 900 Mhz (hoogste) uitsetfrekwensie sodat SysPLL refclk gedeel kan word met rx/tx refclk_link wat 150 Mhz is.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR en Tx PLL Link refclk wat vasgestel is op 150 Mhz om alle DisplayPort-datatempo te ondersteun.
rx_ls_clkout/tx Is clkout	DisplayPort-skakelspoedklok om DisplayPort IP-kern te klok. Frekwensie gelykstaande aan Data Rate deel deur parallelle data breedte. Example: Frekwensie = datatempo/databreedte = 8.1G (HBR3) / 40 bisse = 202.5 Mhz

2.3. Simulasie toetsbank
Die simulasie-toetsbank simuleer die DisplayPort TX-seriële teruglus na RX.
Figuur 8. DisplayPort Intel FPGA IP Simplex Mode Simulasie Toetsbank Blokdiagram

Tabel 5. Toetsbankkomponente

Komponent	Beskrywing
Videopatroongenerator	Hierdie kragopwekker produseer kleurbalkpatrone wat u kan instel. U kan die tydsberekening van die videoformaat parameters stel.
Toetsbankbeheer	Hierdie blok beheer die toetsvolgorde van die simulasie en genereer die nodige stimulusseine na die TX-kern. Die toetsbankbeheerblok lees ook die CRC-waarde van beide bron en sink om vergelykings te tref.
RX-skakelspoedklokfrekwensiekontroleerder	Hierdie kontroleerder verifieer of die RX-senderontvanger herwin klokfrekwensie ooreenstem met die verlangde datatempo.
TX-skakelspoedklokfrekwensiekontroleerder	Hierdie kontroleerder verifieer of die TX-senderontvanger herstelde klokfrekwensie ooreenstem met die verlangde datatempo.

Die simulasie-toetsbank doen die volgende verifikasies:
Tabel 6. Toetsbankverifikasies

Toetskriteria	Verifikasie
• Koppelopleiding teen Data Rate HBR3 • Lees die DPCD-registers om te kyk of die DP-status beide TX- en RX-skakelspoedfrekwensie stel en meet.	Integreer frekwensiekontroleerder om die skakelspoedklok se frekwensie-uitset vanaf die TX- en RX-senderontvanger te meet.
• Begin videopatroon van TX na RX. • Verifieer die CRC vir beide bron en sink om te kyk of hulle ooreenstem	• Koppel videopatroongenerator aan die DisplayPort-bron om die videopatroon te genereer. • Toetsbankbeheer lees vervolgens beide Bron- en Sink-CRC uit DPTX- en DPRX-registers en vergelyk om te verseker dat beide CRC-waardes identies is. Let wel: Om te verseker dat CRC bereken word, moet jy die Ondersteun CTS-toetsoutomatiseringsparameter aktiveer.

Dokumenthersieningsgeskiedenis vir die DisplayPort Intel

Agilex F-teël FPGA IP-ontwerp Example Gebruikersgids

Dokument weergawe	Intel Quartus Prime weergawe	IP weergawe	Veranderinge
2021.12.13	21.4	21.0.0	Aanvanklike vrystelling.

Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word.
*Ander name en handelsmerke kan as die eiendom van ander geëis word.
ISO 9001: 2015 Geregistreer

Aanlyn weergawe
Stuur terugvoer
UG-20347
ID: 709308
Weergawe: 2021.12.13

Dokumente / Hulpbronne

intel DisplayPort Agilex F-Teël FPGA IP-ontwerp Example [pdf] Gebruikersgids DisplayPort Agilex F-Teël FPGA IP-ontwerp Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Teël FPGA IP-ontwerp, FPGA IP-ontwerp Example, IP Ontwerp Example, IP-ontwerp, UG-20347, 709308

Verwysings

• Gebruikershandleiding