DisplayPort Agilex F-Tile FPGA IP Design Eksample
Brugervejledning
Opdateret til Intel® Quartus® Prime Design Suite: 21.4
IP-version: 21.0.0

DisplayPort Intel FPGA IP Design Eksample Quick Start Guide

DisplayPort Intel® FPGA IP-designet f.eksamples til Intel Agilex™ F-tile-enheder har en simulerende testbench og et hardwaredesign, der understøtter kompilering og hardwaretest.
DisplayPort Intel FPGA IP tilbyder følgende design f.eksamples:

• DisplayPort SST parallel loopback uden et Pixel Clock Recovery (PCR)-modul ved statisk hastighed

Når du genererer et design f.eksample, opretter parametereditoren automatisk fileer nødvendigt for at simulere, kompilere og teste designet i hardware.
Note: Intel Quartus® Prime 21.4 softwareversion understøtter kun Preliminary Design Example til simulering, syntese, kompilering og tidsanalyseformål. Hardwarefunktionaliteten er ikke fuldt verificeret.
Figur 1. Udvikling Stages

Relateret information

• DisplayPort Intel FPGA IP Brugervejledning
• Migrerer til Intel Quartus Prime Pro Edition

1.1. Directory struktur
Figur 2. Directory Struktur

Tabel 1. Design Eksample komponenter

Mapper	Files
rtl/kerne	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX byggesten)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX byggesten)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardware- og softwarekrav
Intel bruger følgende hardware og software til at teste designet f.eksampdet:
Hardware

• Intel Agilex I-Series Development Kit

Software

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Generering af designet
Brug DisplayPort Intel FPGA IP-parametereditoren i Intel Quartus Prime-softwaren til at generere designet f.eksample.
Figur 3. Generering af designflowet

1. Vælg Tools ➤ IP Catalog, og vælg Intel Agilex F-tile som målenhedsfamilien.
   Bemærk: Designet example understøtter kun Intel Agilex F-tile-enheder.
2. Find og dobbeltklik på DisplayPort Intel FPGA IP i IP-kataloget. Vinduet Ny IP-variation vises.
3. Angiv et navn på øverste niveau for din tilpassede IP-variant. Parametereditoren gemmer IP-variationsindstillingerne i en file som hedder .ip.
4. Du kan vælge en specifik Intel Agilex F-tile-enhed i feltet Enhed eller beholde standardindstillingen for Intel Quartus Prime-softwareenhed.
5. Klik på OK. Parametereditoren vises.
6. Konfigurer de ønskede parametre for både TX og RX
7. På Design Examppå fanen skal du vælge DisplayPort SST Parallel Loopback uden PCR.
8. Vælg Simulering for at generere testbænken, og vælg Syntese for at generere hardwaredesignet f.eksample. Du skal vælge mindst én af disse muligheder for at generere designet f.eksample files. Hvis du vælger begge, er generationstiden længere.
9. Klik på Generer eksample Design.

1.4. Simulering af designet
DisplayPort Intel FPGA IP-designet f.eksample testbench simulerer et seriel loopback-design fra en TX-instans til en RX-instans. Et internt videomønstergeneratormodul driver DisplayPort TX-instansen, og RX-instansens videoudgang forbindes til CRC-brikker i testbænken.
Figur 4. Design Simuleringsflow

1. Gå til Synopsys simulator mappe og vælg VCS.
2. Kør simuleringsscript.
   Kilde vcs_sim.sh
3. Scriptet udfører Quartus TLG, kompilerer og kører testbænken i simulatoren.
4. Analyser resultatet.
   En vellykket simulering ender med Source og Sink SRC-sammenligning.

1.5. Kompilering og simulering af designet
Figur 5. Kompilering og simulering af designet

At kompilere og køre en demonstrationstest på hardwaren f.eksampfor design, følg disse trin:

1. Sørg for hardware f.eksampDesigngenerationen er færdig.
2. Start Intel Quartus Prime Pro Edition-softwaren og åbn /quartus/agi_dp_demo.qpf.
3. Klik på Behandling ➤ Start kompilering.
4. Vent, indtil kompileringen er fuldført.

Note: Designet example verificerer ikke funktionelt Foreløbig Design Eksample om hardware i denne Quartus-udgivelse.
Relateret information
Brugervejledning til Intel Agilex I-Series FPGA Development Kit

1.6. DisplayPort Intel FPGA IP Design Eksample Parametre
Tabel 2. DisplayPort Intel FPGA IP Design Eksample Parametre for Intel Agilex F-tile-enhed

Parameter	Værdi	Beskrivelse
Tilgængelig Design Example
Vælg design	• Ingen • DisplayPort SST Parallel Loopback uden PCR	Vælg design f.eksample, der skal genereres. • Ingen: Intet design example er tilgængelig for det aktuelle parametervalg • DisplayPort SST Parallel Loopback uden PCR: Dette design f.eksample demonstrerer parallel loopback fra DisplayPort-sink til DisplayPort-kilde uden et Pixel Clock Recovery (PCR)-modul, når du aktiverer parameteren Enable Video Input Image Port.
Design Eksample Files
Simulering	Til, fra	Slå denne mulighed til for at generere det nødvendige files til simuleringstestbænken.
Syntese	Til, fra	Slå denne mulighed til for at generere det nødvendige files til Intel Quartus Prime-kompilering og hardwaredesign.
Genereret HDL-format
Frembringe File Format	Verilog, VHDL	Vælg dit foretrukne HDL-format til det genererede design, f.eksample filesæt. Note: Denne indstilling bestemmer kun formatet for den genererede topniveau-IP files. Alle andre files (f.eksample testbænke og øverste niveau files til hardwaredemonstration) er i Verilog HDL-format.
Target Development Kit
Vælg bestyrelse	• Intet udviklingssæt • Intel Agilex I-Series Udviklingssæt	Vælg brættet til det målrettede design f.eksample. • Intet udviklingssæt: Denne mulighed udelukker alle hardwareaspekter for designet, f.eksample. IP-kernen sætter alle pin-tildelinger til virtuelle pins. • Intel Agilex I-Series FPGA Development Kit: Denne mulighed vælger automatisk projektets målenhed, så den matcher enheden på dette udviklingssæt. Du kan ændre målenheden ved at bruge parameteren Change Target Device, hvis din boardrevision har en anden enhedsvariant. IP-kernen indstiller alle pin-tildelinger i henhold til udviklingssættet. Note: Foreløbig Design Example er ikke funktionelt verificeret på hardware i denne Quartus-udgivelse. • Custom Development Kit: Denne mulighed tillader design f.eksample, der skal testes på et tredjeparts udviklingssæt med en Intel FPGA. Du skal muligvis indstille pin-tildelingerne på egen hånd.
	Målretning
Skift målenhed	Til, fra	Slå denne mulighed til, og vælg den foretrukne enhedsvariant til udviklingssættet.

Parallel Loopback Design Eksamples

DisplayPort Intel FPGA IP-designet f.eksamples viser parallel loopback fra DisplayPort RX-instans til DisplayPort TX-instans uden et Pixel Clock Recovery (PCR)-modul ved statisk hastighed.
Tabel 3. DisplayPort Intel FPGA IP Design Eksample til Intel Agilex F-tile-enhed

Design Eksample	Betegnelse	Datahastighed	Kanaltilstand	Loopback Type
DisplayPort SST parallel loopback uden PCR	DisplayPort SST	HBR3	Simplex	Parallel uden PCR

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Designfunktioner
SST parallel loopback design examples viser transmissionen af ​​en enkelt videostream fra DisplayPort-vasken til DisplayPort-kilden uden Pixel Clock Recovery (PCR) ved statisk hastighed.

Figur 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback uden PCR

• I denne variant er DisplayPort-kildens parameter, TX_SUPPORT_IM_ENABLE, slået til, og videobilledgrænsefladen bruges.
• DisplayPort-vasken modtager video- og/eller lydstreaming fra ekstern videokilde som f.eks. GPU og afkoder den til parallel videogrænseflade.
• DisplayPort-vaskens videoudgang driver DisplayPort-kildevideogrænsefladen direkte og koder til DisplayPort-hovedlinket, før det sendes til skærmen.
• IOPLL'en driver både DisplayPort-vasken og kildevideoure ved en fast frekvens.
• Hvis DisplayPort-vasken og kildens MAX_LINK_RATE-parameter er konfigureret til HBR3, og PIXELS_PER_CLOCK er konfigureret til Quad, kører videouret ved 300 MHz for at understøtte 8Kp30 pixelhastighed (1188/4 = 297 MHz).

2.2. Urskema
Klokkeskemaet illustrerer urdomænerne i DisplayPort Intel FPGA IP-designet, f.eksample.
Figur 7. Intel Agilex F-tile DisplayPort Transceiver clocking-skema

Tabel 4. Klokkeskemasignaler

Ur i diagrammet	Beskrivelse
SysPLL refclk	F-tile System PLL referenceur, som kan være en hvilken som helst klokfrekvens, der kan divideres med System PLL for den udgangsfrekvens. I dette design example, system_pll_clk_link og rx/tx refclk_link deler samme SysPLL refclk, som er 150Mhz. Det skal være et fritløbende ur, som er forbundet fra en dedikeret transceiver-referenceur-pin til input-urporten på reference- og system PLL Clocks IP, før den tilsvarende udgangsport tilsluttes DisplayPort Phy Top.
system_pll_clk_link	Den mindste system-PLL-outputfrekvens for at understøtte alle DisplayPort-hastigheder er 320Mhz. Dette design example bruger 900 Mhz (højeste) udgangsfrekvens, så SysPLL refclk kan deles med rx/tx refclk_link, som er 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR og Tx PLL Link refclk, som er fastgjort til 150 Mhz for at understøtte alle DisplayPort-datahastigheder.
rx_ls_clkout/tx Er clkout	DisplayPort Link Speed ​​Ur til at ure DisplayPort IP-kerne. Frekvens svarende til Data Rate divider med parallel databredde. Exampdet: Frekvens = datahastighed/databredde = 8.1G (HBR3) / 40 bits = 202.5 ​​Mhz

2.3. Simulering Testbench
Simuleringstestbænken simulerer DisplayPort TX seriel loopback til RX.
Figur 8. DisplayPort Intel FPGA IP Simplex Mode Simulering Testbench Blokdiagram

Tabel 5. Testbænkkomponenter

Komponent	Beskrivelse
Videomønstergenerator	Denne generator producerer farvebjælkemønstre, som du kan konfigurere. Du kan indstille videoformatets timing.
Testbænk kontrol	Denne blok styrer testsekvensen af ​​simuleringen og genererer de nødvendige stimulussignaler til TX-kernen. Testbench-kontrolblokken læser også CRC-værdien fra både kilden og synken for at foretage sammenligninger.
RX Link Speed ​​Clock Frequency Checker	Denne checker verificerer, om RX-transceiverens gendannede klokfrekvens matcher den ønskede datahastighed.
TX Link Speed ​​Clock Frequency Checker	Denne checker verificerer, om TX-transceiverens gendannede klokfrekvens matcher den ønskede datahastighed.

Simuleringstestbænken udfører følgende verifikationer:
Tabel 6. Testbench-verifikationer

Testkriterier	Verifikation
• Link Training ved Data Rate HBR3 • Læs DPCD-registrene for at kontrollere, om DP-status indstiller og måler både TX- og RX-forbindelseshastighedsfrekvens.	Integrerer Frequency Checker til at måle Link Speed ​​urets frekvensoutput fra TX- og RX-transceiveren.
• Kør videomønster fra TX til RX. • Bekræft CRC for både kilde og synk for at kontrollere, om de stemmer overens	• Forbinder videomønstergeneratoren til DisplayPort-kilden for at generere videomønsteret. • Testbench-kontrol udlæser derefter både Source- og Sink-CRC fra DPTX- og DPRX-registre og sammenligner for at sikre, at begge CRC-værdier er identiske. Note: For at sikre, at CRC beregnes, skal du aktivere parameteren Support CTS testautomatisering.

Dokumentrevisionshistorik for DisplayPort Intel

Agilex F-flise FPGA IP Design Eksample Brugervejledning

Dokumentversion	Intel Quartus Prime-version	IP version	Ændringer
2021.12.13	21.4	21.0.0	Første udgivelse.

Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af ​​oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester.
*Andre navne og mærker kan hævdes at være andres ejendom.
ISO 9001: 2015 Registreret

Online Version
Send feedback
UG-20347
ID: 709308
Version: 2021.12.13

Dokumenter/ressourcer

intel DisplayPort Agilex F-Tile FPGA IP Design Eksample [pdfBrugervejledning DisplayPort Agilex F-Tile FPGA IP Design Eksample, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Eksample, IP Design, UG-20347, 709308

Referencer

• Brugermanual