Desain DisplayPort Agilex F-Tile FPGA IP Example
Panduan Pengguna
Diperbarui untuk Intel® Quartus® Prime Design Suite: 21.4
Versi IP: 21.0.0
Desain IP DisplayPort Intel FPGA Example Panduan Memulai Cepat
Desain IP DisplayPort Intel® FPGA example untuk perangkat F-tilex Intel Agilex™ dilengkapi testbench simulasi dan desain perangkat keras yang mendukung kompilasi dan pengujian perangkat keras.
DisplayPort Intel FPGA IP menawarkan contoh desain berikutampsedikit:
- Loopback paralel DisplayPort SST tanpa modul Pixel Clock Recovery (PCR) dengan laju statis
Ketika Anda menghasilkan ex desainample, editor parameter secara otomatis membuat fileDiperlukan untuk mensimulasikan, mengkompilasi, dan menguji desain di perangkat keras.
Catatan: Versi perangkat lunak Intel Quartus® Prime 21.4 hanya mendukung Preliminary Design Example untuk tujuan Simulasi, Sintesis, Kompilasi, dan Analisis Waktu. Fungsi perangkat keras tidak sepenuhnya diverifikasi.
Gambar 1. Pengembangan Stages
Informasi Terkait
- Panduan Pengguna DisplayPort Intel FPGA IP
- Bermigrasi ke Intel Quartus Prime Pro Edition
1.1. Struktur Direktori
Gambar 2. Struktur Direktori
Tabel 1. Desain Kelample Komponen
| folder | Files |
| rtl/inti | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((blok bangunan DP PMA UX) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((blok bangunan DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Persyaratan Perangkat Keras dan Perangkat Lunak
Intel menggunakan perangkat keras dan perangkat lunak berikut untuk menguji desain exampsaya:
Perangkat keras
- Kit Pengembangan Seri-I Intel Agilex
Perangkat lunak
- Intel Quartus Perdana
- Sinopsis* VCL Simulator
1.3. Menghasilkan Desain
Gunakan editor parameter IP DisplayPort Intel FPGA di perangkat lunak Intel Quartus Prime untuk menghasilkan desain exampsaya.
Gambar 3. Menghasilkan Alur Desain
- Pilih Alat ➤ Katalog IP, dan pilih Intel Agilex F-tile sebagai keluarga perangkat target.
Catatan: Desain example hanya mendukung perangkat F-tilex Intel Agilex. - Di Katalog IP, temukan dan klik dua kali DisplayPort Intel FPGA IP. Jendela New IP Variation muncul.
- Tentukan nama tingkat atas untuk variasi IP khusus Anda. Editor parameter menyimpan pengaturan variasi IP di a file bernama .aku p.
- Anda dapat memilih perangkat Intel Agilex F-tilex tertentu di bidang Perangkat, atau mempertahankan pemilihan perangkat perangkat lunak Intel Quartus Prime default.
- Klik Oke. Editor parameter muncul.
- Konfigurasikan parameter yang diinginkan untuk TX dan RX
- Pada Desain Examptab le, pilih DisplayPort SST Parallel Loopback Tanpa PCR.
- Pilih Simulasi untuk menghasilkan testbench, dan pilih Sintesis untuk menghasilkan ex desain perangkat kerasample. Anda harus memilih setidaknya satu dari opsi ini untuk menghasilkan ex desainample files. Jika Anda memilih keduanya, waktu pembuatannya lebih lama.
- Klik Hasilkan Example Desain.
1.4. Simulasi Desain
Desain DisplayPort Intel FPGA IP example testbench mensimulasikan desain loopback serial dari instans TX ke instans RX. Modul generator pola video internal menggerakkan instans DisplayPort TX dan output video instans RX terhubung ke pemeriksa CRC di testbench.
Gambar 4. Alur Simulasi Desain
- Buka folder simulator Synopsys dan pilih VCS.
- Jalankan skrip simulasi.
Sumber vcs_sim.sh - Skrip melakukan Quartus TLG, mengkompilasi dan menjalankan testbench di simulator.
- Analisis hasilnya.
Simulasi yang berhasil diakhiri dengan perbandingan Source dan Sink SRC.
1.5. Menyusun dan Mensimulasikan Desain
Gambar 5. Penyusunan dan Simulasi Desain
Untuk mengkompilasi dan menjalankan uji demonstrasi pada perangkat keras example desain, ikuti langkah-langkah ini:
- Pastikan perangkat keras example desain generasi selesai.
- Luncurkan perangkat lunak Intel Quartus Prime Pro Edition dan buka /quartus/agi_dp_demo.qpf.
- Klik Memproses ➤ Mulai Kompilasi.
- Tunggu sampai Kompilasi selesai.
Catatan: Desain eksample tidak secara fungsional memverifikasi Desain Awal Example tentang perangkat keras dalam rilis Quartus ini.
Informasi Terkait
Panduan Pengguna Intel Agilex I-Series FPGA Development Kit
1.6. Desain IP DisplayPort Intel FPGA Example Parameter
Tabel 2. DisplayPort Intel FPGA IP Design Example Parameter untuk Perangkat F-tilex Intel Agilex
| Parameter | Nilai | Keterangan |
| Tersedia Desain Example | ||
| Pilih Desain | • Tidak ada • DisplayPort SST Paralel Loopback tanpa PCR |
Pilih desain example yang akan dihasilkan. • Tidak ada: Tidak ada desain example tersedia untuk pemilihan parameter saat ini • DisplayPort SST Parallel Loopback tanpa PCR: Desain ini example menunjukkan loopback paralel dari bak DisplayPort ke sumber DisplayPort tanpa modul Pemulihan Jam Piksel (PCR) saat Anda mengaktifkan parameter Aktifkan Port Gambar Input Video. |
| Desain Example Files | ||
| Simulasi | Nyala, mati | Aktifkan opsi ini untuk menghasilkan yang diperlukan files untuk testbench simulasi. |
| Sintesis | Nyala, mati | Aktifkan opsi ini untuk menghasilkan yang diperlukan files untuk kompilasi Intel Quartus Prime dan desain perangkat keras. |
| Format HDL yang dihasilkan | ||
| Menghasilkan File Format | Verilog, VHDL | Pilih format HDL pilihan Anda untuk desain yang dihasilkan example filemengatur. Catatan: Opsi ini hanya menentukan format untuk IP tingkat atas yang dihasilkan files. Semua lainnya files (misample testbenches dan tingkat atas files untuk demonstrasi perangkat keras) dalam format Verilog HDL. |
| Kit Pengembangan Target | ||
| Pilih Papan | • Tidak ada Perangkat Pengembangan • Seri-I Intel Agilex Kit Pengembangan |
Pilih papan untuk contoh desain yang ditargetkanampsaya. • Tanpa Kit Pengembangan: Opsi ini mengecualikan semua aspek perangkat keras untuk desain example. Inti IP menetapkan semua penugasan pin ke pin virtual. • Intel Agilex I-Series FPGA Development Kit: Opsi ini secara otomatis memilih perangkat target proyek agar sesuai dengan perangkat pada kit pengembangan ini. Anda dapat mengubah perangkat target menggunakan parameter Ubah Perangkat Target jika revisi papan Anda memiliki varian perangkat yang berbeda. Inti IP menetapkan semua penugasan pin sesuai dengan kit pengembangan. Catatan: Desain Awal Kelampfile tidak diverifikasi secara fungsional pada perangkat keras dalam rilis Quartus ini. • Custom Development Kit: Opsi ini memungkinkan desain example untuk diuji pada kit pengembangan pihak ketiga dengan Intel FPGA. Anda mungkin perlu menyetel penugasan pin sendiri. |
| Perangkat Target | ||
| Ubah Perangkat Sasaran | Nyala, mati | Aktifkan opsi ini dan pilih varian perangkat yang disukai untuk development kit. |
Desain Loopback Paralel Contohampsedikit
Desain DisplayPort Intel FPGA IP example menunjukkan loopback paralel dari instans DisplayPort RX ke instans DisplayPort TX tanpa modul Pemulihan Jam Piksel (PCR) dengan laju statis.
Tabel 3. DisplayPort Intel FPGA IP Design Example untuk Perangkat F-tilex Intel Agilex
| Desain Example | Penamaan | Kecepatan Data | Mode Saluran | Jenis Loopback |
| DisplayPort SST loopback paralel tanpa PCR | SST Port Layar | HBr3 | Simpleks | Paralel tanpa PCR |
2.1. Fitur Desain Loopback Paralel DisplayPort SST Intel Agilex F-tile
Contoh desain loopback paralel SSTample menunjukkan transmisi aliran video tunggal dari sink DisplayPort ke sumber DisplayPort tanpa Pixel Clock Recovery (PCR) dengan laju statis.
Gambar 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback tanpa PCR
- Dalam varian ini, parameter sumber DisplayPort, TX_SUPPORT_IM_ENABLE, diaktifkan dan antarmuka gambar video digunakan.
- Wastafel DisplayPort menerima streaming video dan atau audio dari sumber video eksternal seperti GPU dan menerjemahkannya menjadi antarmuka video paralel.
- Output video sink DisplayPort secara langsung menggerakkan antarmuka video sumber DisplayPort dan mengkodekan ke tautan utama DisplayPort sebelum mengirimkan ke monitor.
- IOPLL menggerakkan sink DisplayPort dan jam video sumber pada frekuensi tetap.
- Jika parameter MAX_LINK_RATE sink dan sumber DisplayPort dikonfigurasikan ke HBR3 dan PIXELS_PER_CLOCK dikonfigurasikan ke Quad, jam video berjalan pada 300 MHz untuk mendukung kecepatan piksel 8Kp30 (1188/4 = 297 MHz).
2.2. Skema Pencatatan Jam Kerja
Skema pencatatan jam kerja mengilustrasikan domain jam dalam desain IP DisplayPort Intel FPGA exampsaya.
Gambar 7. Skema clocking Intel Agilex F-tile DisplayPort Transceiver
Tabel 4. Skema Clocking Sinyal
| Jam dalam diagram | Keterangan |
| Referensi SysPLL | Jam referensi Sistem PLL F-tile yang dapat berupa frekuensi jam apa pun yang dapat dibagi oleh Sistem PLL untuk frekuensi output tersebut. Dalam desain ini example, system_pll_clk_link dan rx/tx refclk_link berbagi refclk SysPLL yang sama yaitu 150Mhz. Itu harus jam berjalan bebas yang terhubung dari pin jam referensi transceiver khusus ke port jam input Referensi dan IP Jam PLL Sistem, sebelum menghubungkan port output yang sesuai ke DisplayPort Phy Top. |
| system_pll_clk_link | Frekuensi keluaran Sistem PLL minimum untuk mendukung semua kecepatan DisplayPort adalah 320Mhz. mantan desain iniample menggunakan frekuensi output 900 Mhz (tertinggi) sehingga SysPLL refclk dapat dibagi dengan rx/tx refclk_link yang 150 Mhz. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR dan Tx PLL Link refclk yang diperbaiki hingga 150 Mhz untuk mendukung semua kecepatan data DisplayPort. |
| rx_ls_clkout/tx Adalah clkout | Kecepatan Tautan DisplayPort Jam ke jam inti IP DisplayPort. Frekuensi yang setara dengan Kecepatan Data dibagi dengan lebar data paralel. Exampsaya: Frekuensi = laju data/lebar data = 8.1G (HBR3) / 40 bit = 202.5 Mhz |
2.3. Meja Tes Simulasi
Testbench simulasi mensimulasikan loopback serial DisplayPort TX ke RX.
Gambar 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram
Tabel 5. Komponen Testbench
| Komponen | Keterangan |
| Pembuat Pola Video | Generator ini menghasilkan pola bilah warna yang dapat Anda konfigurasikan. Anda dapat membuat parameter pengaturan waktu format video. |
| Kontrol Meja Tes | Blok ini mengontrol urutan pengujian simulasi dan menghasilkan sinyal stimulus yang diperlukan ke inti TX. Blok kontrol testbench juga membaca nilai CRC dari source dan sink untuk membuat perbandingan. |
| Pemeriksa Frekuensi Jam Kecepatan RX Link | Pemeriksa ini memverifikasi apakah frekuensi clock pemulihan transceiver RX cocok dengan kecepatan data yang diinginkan. |
| Pemeriksa Frekuensi Jam Kecepatan TX Link | Pemeriksa ini memverifikasi apakah frekuensi clock pemulihan transceiver TX cocok dengan laju data yang diinginkan. |
Testbench simulasi melakukan verifikasi berikut:
Tabel 6. Verifikasi Testbench
| Kriteria Pengujian | Verifikasi |
| • Link Pelatihan di Data Rate HBR3 • Baca register DPCD untuk memeriksa apakah Status DP menetapkan dan mengukur frekuensi TX dan RX Link Speed. |
Mengintegrasikan Pemeriksa Frekuensi untuk mengukur output frekuensi jam Kecepatan Tautan dari transceiver TX dan RX. |
| • Jalankan pola video dari TX ke RX. • Verifikasi CRC untuk source dan sink untuk memeriksa apakah cocok |
• Menghubungkan generator pola video ke Sumber DisplayPort untuk menghasilkan pola video. • Testbench control selanjutnya membaca Source dan Sink CRC dari register DPTX dan DPRX dan membandingkannya untuk memastikan kedua nilai CRC identik. Catatan: Untuk memastikan CRC dihitung, Anda harus mengaktifkan parameter otomatisasi uji CTS Dukungan. |
Riwayat Revisi Dokumen untuk DisplayPort Intel
Desain IP FPGA Agilex F-tile Example Panduan Pengguna
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Perubahan |
| 2021.12.13 | 21.4 | 21.0.0 | Rilis awal. |
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak melakukan perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan.
*Nama dan merek lain mungkin diklaim sebagai milik orang lain.
Standar ISO 9001: 2015 Terdaftar
Versi Online
Kirim Masukan
UG-20347
PENGENAL: 709308
Versi: 2021.12.13
Dokumen / Sumber Daya
 |
intel DisplayPort Agilex F-Tile FPGA IP Desain Example [Bahasa Indonesia:] Panduan Pengguna Desain DisplayPort Agilex F-Tile FPGA IP Example, DisplayPort Agilex, Desain IP FPGA F-Tile Example, Desain IP FPGA F-Tile, Desain IP FPGA Example, Desain IP Kelample, Desain IP, UG-20347, 709308 |
