DisplayPort Agilex F-Tile FPGA IP Design Example
Кіраўніцтва карыстальніка
Абноўлена для Intel® Quartus® Prime Design Suite: 21.4
Версія IP: 21.0.0
DisplayPort Intel FPGA IP Design ExampКароткае кіраўніцтва
Дызайн DisplayPort Intel® FPGA IP, напрampфайлы для прылад Intel Agilex™ F-tile маюць імітацыйны тэставы стэнд і апаратную канструкцыю, якая падтрымлівае кампіляцыю і тэставанне апаратнага забеспячэння.
DisplayPort Intel FPGA IP прапануе наступную канструкцыю, напрampлес:
- Паралельны замыканне DisplayPort SST без модуля аднаўлення тактавай частоты пікселяў (PCR) са статычнай хуткасцю
Калі вы ствараеце дызайн example, рэдактар параметраў аўтаматычна стварае fileНеабходна для мадэлявання, кампіляцыі і тэсціравання дызайну ў апаратным забеспячэнні.
Заўвага: Версія праграмнага забеспячэння Intel Quartus® Prime 21.4 падтрымлівае толькі Preliminary Design Example для мадэлявання, сінтэзу, кампіляцыі і аналізу часу. Функцыянальнасць абсталявання не цалкам праверана.
Малюнак 1. Развіццё Сtages
Звязаная інфармацыя
- Кіраўніцтва карыстальніка DisplayPort Intel FPGA IP
- Пераход на Intel Quartus Prime Pro Edition
1.1. Структура каталога
Малюнак 2. Структура каталога
Табліца 1. Дызайн Example Кампаненты
| Папкі | Files |
| rtl/ядро | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((будаўнічы блок DP PMA UX) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((будаўнічы блок DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Патрабаванні да апаратнага і праграмнага забеспячэння
Intel выкарыстоўвае наступнае апаратнае і праграмнае забеспячэнне для тэставання канструкцыі напрampль:
Абсталяванне
- Набор распрацоўшчыкаў Intel Agilex I-Series
праграмнае забеспячэнне
- Intel Quartus Prime
- Сімулятар Synopsys* VCL
1.3. Стварэнне дызайну
Скарыстайцеся рэдактарам IP-параметраў DisplayPort Intel FPGA у праграмным забеспячэнні Intel Quartus Prime для стварэння распрацоўкі exampле.
Малюнак 3. Стварэнне плыні праектавання
- Выберыце Інструменты ➤ Каталог IP і абярыце Intel Agilex F-tile у якасці сямейства мэтавых прылад.
Заўвага: дызайн example падтрымлівае толькі прылады Intel Agilex F-tile. - У каталогу IP знайдзіце і двойчы пстрыкніце DisplayPort Intel FPGA IP. З'явіцца акно New IP Variation.
- Укажыце імя верхняга ўзроўню для вашага карыстацкага варыянту IP. Рэдактар параметраў захоўвае налады змены IP у a file названы .ip.
- Вы можаце выбраць пэўную прыладу Intel Agilex F-tile у полі «Прылада» або захаваць выбар прылад праграмнага забеспячэння Intel Quartus Prime па змаўчанні.
- Націсніце OK. З'явіцца рэдактар параметраў.
- Наладзьце патрэбныя параметры для TX і RX
- На Design ExampНа ўкладцы выберыце DisplayPort SST Parallel Loopback Without PCR.
- Абярыце "Мадэляванне", каб стварыць тэставы стэнд, і выберыце "Сінтэз", каб стварыць дызайн апаратнага забеспячэння, напрampле. Вы павінны выбраць хаця б адзін з гэтых варыянтаў, каб стварыць дызайн example fileс. Калі вы выбіраеце абодва, час генерацыі павялічваецца.
- Націсніце Generate ExampДызайн.
1.4. Імітацыя дызайну
Дызайн DisplayPort Intel FPGA IP, напрample testbench імітуе канструкцыю паслядоўнага замыкання ад асобніка TX да асобніка RX. Унутраны модуль генератара шаблонаў відэа кіруе асобнікам DisplayPort TX, а відэавыхад асобніка RX падключаецца да сродкаў праверкі CRC у выпрабавальным стэндзе.
Малюнак 4. Паток мадэлявання дызайну
- Перайдзіце ў тэчку сімулятара Synopsys і абярыце VCS.
- Запусціце сцэнар мадэлявання.
Крыніца vcs_sim.sh - Сцэнар выконвае Quartus TLG, кампілюе і запускае тэставы стэнд у сімулятары.
- Прааналізуйце вынік.
Паспяховае мадэляванне заканчваецца параўнаннем SRC Source і Sink.
1.5. Кампіляцыя і мадэляванне дызайну
Малюнак 5. Кампіляцыя і мадэляванне дызайну
Каб скампіляваць і запусціць дэманстрацыйны тэст на апаратным забеспячэнні example design, выканайце наступныя дзеянні:
- Пераканайцеся, што апаратнае забеспячэнне напрample стварэнне дызайну завершана.
- Запусціце і адкрыйце праграмнае забеспячэнне Intel Quartus Prime Pro Edition /quartus/agi_dp_demo.qpf.
- Націсніце Апрацоўка ➤ Пачаць кампіляцыю.
- Дачакайцеся завяршэння кампіляцыі.
Заўвага: Дызайн эксample не правярае функцыянальнасць эскізнага праекту Example на абсталяванні ў гэтым выпуску Quartus.
Звязаная інфармацыя
Кіраўніцтва карыстальніка Intel Agilex I-Series FPGA Development Kit
1.6. DisplayPort Intel FPGA IP Design Example Параметры
Табліца 2. DisplayPort Intel FPGA IP Design Example Параметры для прылады Intel Agilex F-tile
| Параметр | Каштоўнасць | Апісанне |
| Даступны дызайн Example | ||
| Выберыце Дызайн | • Ні адзін не • DisplayPort SST Parallel Замыканне без ПЦР |
Выберыце дызайн напрample быць згенераваны. • Няма: Няма дызайну, напрыкладample даступны для бягучага выбару параметраў • DisplayPort SST Parallel Loopback без ПЦР: гэтая канструкцыя напрample дэманструе паралельную зваротную сувязь ад прыёмніка DisplayPort да крыніцы DisplayPort без модуля аднаўлення тактавай частоты пікселяў (PCR), калі вы ўключаеце параметр «Уключыць порт выявы ўводу відэа». |
| Дызайн Example Files | ||
| Мадэляванне | Укл выкл | Уключыце гэтую опцыю, каб згенераваць неабходныя files для тэставага стэнда мадэлявання. |
| Сінтэз | Укл выкл | Уключыце гэтую опцыю, каб згенераваць неабходныя files для кампіляцыі Intel Quartus Prime і дызайну абсталявання. |
| Згенераваны фармат HDL | ||
| Генераваць File фармат | Verilog, VHDL | Выберыце пераважны фармат HDL для створанага дызайну example fileнабор. Заўвага: Гэты параметр вызначае толькі фармат для згенераванага IP верхняга ўзроўню fileс. Усе астатнія files (напрыклад, напрample testbenches і верхні ўзровень files для дэманстрацыі абсталявання) у фармаце Verilog HDL. |
| Target Development Kit | ||
| Выберыце дошку | • Няма камплекта распрацоўшчыка • Intel Agilex I-серыі Камплект распрацоўкі |
Выберыце дошку для мэтавага дызайну, напрampле. • Без камплекта распрацоўшчыка: гэтая опцыя выключае ўсе аспекты апаратнага забеспячэння для распрацоўкі, напрampле. Ядро IP усталёўвае ўсе прызначэнні кантактаў на віртуальныя кантакты. • Набор для распрацоўкі FPGA Intel Agilex I-Series: гэтая опцыя аўтаматычна выбірае мэтавую прыладу праекта ў адпаведнасці з прыладай у гэтым камплекце для распрацоўкі. Вы можаце змяніць мэтавую прыладу з дапамогай параметра "Змяніць мэтавую прыладу", калі ваша версія платы мае іншы варыянт прылады. Ядро IP усталёўвае ўсе прызначэнні кантактаў у адпаведнасці з камплектам распрацоўкі. Заўвага: Эскізны праект Example не правераны функцыянальна на абсталяванні ў гэтым выпуску Quartus. • Карыстальніцкі камплект распрацоўкі: гэтая опцыя дазваляе распрацоўваць напрample для праверкі на камплекце для распрацоўкі іншых вытворцаў з Intel FPGA. Магчыма, вам спатрэбіцца самастойна наладзіць прызначэнне шпілек. |
| Мэтавая прылада | ||
| Змяніць мэтавую прыладу | Укл выкл | Уключыце гэту опцыю і абярыце пераважны варыянт прылады для камплекта распрацоўкі. |
Дызайн з паралельнай петлёйampлес
Дызайн DisplayPort Intel FPGA IP, напрampдэманструюць паралельную зваротную сувязь ад асобніка DisplayPort RX да асобніка DisplayPort TX без модуля аднаўлення тактавай частоты пікселяў (PCR) са статычнай хуткасцю.
Табліца 3. DisplayPort Intel FPGA IP Design Example для прылады Intel Agilex F-tile
| Дызайн Example | Абазначэнне | Хуткасць перадачы дадзеных | Рэжым канала | Петлевы тып |
| Паралельны шлейф DisplayPort SST без PCR | DisplayPort SST | HBR3 | Сімплекс | Паралельна без ПЦР |
2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Асаблівасці канструкцыі
Дызайн SST з паралельным замыканнем, напрampLes дэманструюць перадачу аднаго відэапатоку ад прыёмніка DisplayPort да крыніцы DisplayPort без аднаўлення тактавай частоты пікселяў (PCR) са статычнай хуткасцю.
Малюнак 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback без PCR
- У гэтым варыянце параметр крыніцы DisplayPort, TX_SUPPORT_IM_ENABLE, уключаны і выкарыстоўваецца інтэрфейс відэамалюнка.
- Прыёмнік DisplayPort прымае струменевае відэа і/або аўдыё ад знешняй крыніцы відэа, напрыклад GPU, і дэкадуе яго ў паралельны відэаінтэрфейс.
- Відэавывад DisplayPort непасрэдна кіруе зыходным відэаінтэрфейсам DisplayPort і кадуе ў асноўную спасылку DisplayPort перад перадачай на манітор.
- IOPLL кіруе тактавымі сігналамі як прыёмніка DisplayPort, так і крыніцы відэа з фіксаванай частатой.
- Калі параметр DisplayPort MAX_LINK_RATE MAX_LINK_RATE настроены на HBR3, а PIXELS_PER_CLOCK настроены на Quad, тактавая частата відэа працуе на 300 МГц, каб падтрымліваць частату пікселяў 8Kp30 (1188/4 = 297 МГц).
2.2. Тактавая схема
Схема тактавання ілюструе дамены тактавання ў дызайне DisplayPort Intel FPGA IP, напрыкладampле.
Малюнак 7. Схема тактавання прыёмаперадатчыка DisplayPort F-tile Intel Agilex
Табліца 4. Сігналы тактавай схемы
| Гадзіннік на схеме | Апісанне |
| SysPLL refclk | F-плітка эталоннага тактавага сігналу сістэмы PLL, які можа быць любой тактавай частатой, якая дзеліцца на сістэмную PLL для гэтай выходнай частаты. У гэтай канструкцыі выклample, system_pll_clk_link і rx/tx refclk_link падзяляюць адзін і той жа SysPLL refclk, які складае 150 МГц. Перад падключэннем адпаведнага выходнага порта да DisplayPort Phy Top гэта павінны быць свабодныя тактавыя сігналы, якія падключаюцца ад спецыяльнага штыфта апорнага тактавага сігналу прыёмаперадатчыка да ўваходнага порта тактавага сігналу Reference and System PLL Clocks IP. |
| system_pll_clk_link | Мінімальная выхадная частата сістэмы PLL для падтрымкі ўсіх паказчыкаў DisplayPort складае 320 МГц. Гэты дызайн эксample выкарыстоўвае выходную частату 900 МГц (найвышэйшая), так што SysPLL refclk можа быць сумесна з rx/tx refclk_link, якая складае 150 МГц. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR і Tx PLL Link refclk, які замацаваны на 150 МГц для падтрымкі ўсіх хуткасцей перадачы дадзеных DisplayPort. |
| rx_ls_clkout/tx - гэта clkout | DisplayPort Link Speed Clock для гадзіннікавага ядра DisplayPort IP. Частата, эквівалентная падзелу хуткасці перадачы даных на шырыню паралельных даных. Exampль: Частата = хуткасць перадачы дадзеных/шырыня даных = 8.1G (HBR3) / 40 біт = 202.5 МГц |
2.3. Выпрабавальны стэнд мадэлявання
Стэнд мадэлявання імітуе паслядоўны шлейф DisplayPort TX да RX.
Малюнак 8. Блок-схема тэставага стенда мадэлявання сімплекснага рэжыму DisplayPort Intel FPGA IP
Табліца 5. Кампаненты Testbench
| Кампанент | Апісанне |
| Генератар шаблонаў відэа | Гэты генератар стварае шаблоны каляровых палос, якія вы можаце наладзіць. Вы можаце наладзіць час фармату відэа. |
| Тэставы кантроль | Гэты блок кіруе тэставай паслядоўнасцю мадэлявання і генеруе неабходныя стымулюючыя сігналы для ядра TX. Блок кіравання testbench таксама счытвае значэнне CRC як з крыніцы, так і з прыёмніка, каб зрабіць параўнанне. |
| Праверка частоты хуткасці RX Link | Гэты сродак праверкі правярае, ці адпавядае тактавая частата прыёмаперадатчыка RX жаданай хуткасці перадачы дадзеных. |
| TX Link Speed Clock Праверка частоты | Гэты сродак праверкі правярае, ці адпавядае аднаўленая тактавая частата прыёмаперадатчыка TX патрэбнай хуткасці перадачы дадзеных. |
Стэнд мадэлявання выконвае наступныя праверкі:
Табліца 6. Тэставыя праверкі
| Крытэрыі выпрабаванняў | Праверка |
| • Навучанне спасылцы на хуткасці перадачы дадзеных HBR3 • Прачытайце рэгістры DPCD, каб праверыць, ці задае і вымярае DP Status частату хуткасці перадачы і прыёму. |
Аб'ядноўвае інструмент праверкі частоты для вымярэння частоты тактавай частоты хуткасці злучэння ад прыёмаперадатчыкаў TX і RX. |
| • Запуск шаблону відэа з TX на RX. • Праверце CRC для крыніцы і паглынальніка, каб праверыць, ці супадаюць яны |
• Падключае генератар відэашаблонаў да крыніцы DisplayPort для стварэння відэашаблона. • Затым кантроль Testbench счытвае CRC крыніцы і прымача з рэгістраў DPTX і DPRX і параўноўвае, каб пераканацца, што абодва значэнні CRC ідэнтычныя. Заўвага: Каб пераканацца, што CRC разлічваецца, вы павінны ўключыць параметр аўтаматызацыі тэставання Support CTS. |
Гісторыя версій дакумента для DisplayPort Intel
Agilex F-tile FPGA IP Design Example Кіраўніцтва карыстальніка
| Версія дакумента | Версія Intel Quartus Prime | IP версія | Змены |
| 2021.12.13 | 21.4 | 21.0.0 | Першапачатковы выпуск. |
Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі.
*Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.
ISO 9001: 2015 Зарэгістраваны
электронная версія
Адправіць водгук
УГ-20347
ID: 709308
Версія: 2021.12.13
Дакументы / Рэсурсы
 |
intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdfКіраўніцтва карыстальніка DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308 |
