AN 795 10G 實施指南
使用低延遲 10G MAC 的以太網子系統
使用者指南
AN 795 使用低延遲 10G MAC 的 10G 以太網子系統實施指南
AN 795：在英特爾® Arria® 10 設備中使用低延遲 10G MAC 英特爾 FPGA® IP 的 10G 以太網子系統實施指南
在英特爾® Arria® 10 設備中使用低延遲 10G MAC 英特爾® FPGA IP 實施 10G 以太網子系統指南
實施指南向您展示瞭如何使用英特爾的低延遲 10G 媒體訪問控制器 (MAC) 和 PHY IP。
圖 1. 英特爾® Arria® 10 低延遲以太網 10G MAC 系統
表 1. 英特爾® Arria® 10 低延遲以太網 10G MAC 設計
此表列出了適用於低延遲以太網 10G MAC 英特爾 FPGA IP 的所有英特爾® Arria® 10 設計。
| 設計防爆ample | MAC變體 | 物理層 | 開發套件 |
| 10GBase-R 以太網 | 10G | 原生 PHY | 英特爾 Arria 10 GX 收發器 SI |
| 10GBase-R 寄存器模式 乙太網路 |
10G | 原生 PHY | 英特爾 Arria 10 GX 收發器 SI |
| XAUI以太網 | 10G | XAUI 物理層 | 英特爾 Arria 10 GX FPGA |
| 1G/10G 以太網 | 1G/10G | 1G/10GbE 和 10GBASE-KR PHY | 英特爾 Arria 10 GX 收發器 SI |
| 1G/10G以太網帶1588 | 1G/10G | 1G/10GbE 和 10GBASE-KR PHY | 英特爾 Arria 10 GX 收發器 SI |
| 10M/100M/1G/10G以太網 | 10M/100M/1G/10G | 1G/10GbE 和 10GBASE-KR PHY | 英特爾 Arria 10 GX 收發器 SI |
| 10M/100M/1G/10G以太網 與 1588 |
10M/100M/1G/10G | 1G/10GbE 和 10GBASE-KR PHY | 英特爾 Arria 10 GX 收發器 SI |
| 1G/2.5G 以太網 | 1G/2.5G | 1G/2.5G/5G/10G 多速率以太網 PHY |
英特爾 Arria 10 GX 收發器 SI |
| 1G/2.5G以太網帶1588 | 1G/2.5G | 1G/2.5G/5G/10G 多速率以太網 PHY |
英特爾 Arria 10 GX 收發器 SI |
| 1G/2.5G/10G以太網 | 1G/2.5G/10G | 1G/2.5G/5G/10G 多速率以太網 PHY |
英特爾 Arria 10 GX 收發器 SI |
| 10G USXGMII 以太網 | 1G/2.5G/5G/10G（USXGMII） | 1G/2.5G/5G/10G 多速率以太網 PHY |
英特爾 Arria 10 GX 收發器 SI |
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1. 在英特爾® Arria® 10 設備中使用低延遲 10G MAC 英特爾® FPGA IP 的 10G 以太網子系統實施指南
683347 | 2020.10.28
筆記：
您可以通過英特爾 Quartus Prime 軟件中的低延遲以太網 10G MAC 英特爾® FPGA IP 參數編輯器訪問所有列出的設計，XAUI 以太網參考設計除外。 您可以從設計商店獲取 XAUI 以太網參考設計。
英特爾為 10M 至 1G 多速率以太網子系統提供單獨的 MAC 和 PHY IP，以確保靈活實施。 您可以使用 10G/1G/2.5G/5G 多速率以太網 PHY、英特爾 Arria 10 10G/1GbE 和 10GBASE-KR PHY，或 XAUI PHY 和英特爾 Arria 10 收發器原生 PHY 實例化低延遲以太網 10G MAC 英特爾 FPGA IP，以滿足不同的設計需求。
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提供 file參考設計。
1.1. 低延遲以太網 10G MAC 和英特爾 Arria 10 收發器原生 PHY 英特爾 FPGA IP
您可以配置英特爾 Arria 10 收發器原生 PHY 英特爾 FPGA IP 以實現 10GBASE-R PHY，其中以太網特定物理層以 10.3125 Gbps 數據速率運行，如 IEEE 49-802.3 規範第 2008 條所定義。
此配置為低延遲以太網 10G MAC 英特爾 FPGA IP 提供 XGMII，並實現單通道 10.3 Gbps PHY，提供與使用 SFI 電氣規範的 SFP+ 光學模塊的直接連接。
英特爾提供兩個 10GBASE-R 以太網子系統設計實例amp文件，您可以使用低延遲以太網 10G MAC 英特爾 FPGA IP 參數編輯器動態生成這些設計。 這些設計支持在指定的英特爾開發套件上進行功能仿真和硬件測試。
圖 2. 10GBASE-R 設計示例中低延遲以太網 10G MAC 和英特爾 Arria 10 收發器原生 PHY 的時鐘和復位方案普萊
圖 3. 10GBASE-R 設計實例中低延遲以太網 10G MAC 和英特爾 Arria 10 收發器原生 PHY 的時鐘和復位方案amp帶寄存器的文件 模式啟用
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1.2. 低延遲以太網 10G MAC 和 XAUI PHY 英特爾 FPGA IP
XAUI PHY 英特爾 FPGA IP 為低延遲以太網 10G MAC 英特爾 FPGA IP 提供了一個 XGMII，並在 PMD 接口上以 3.125 Gbps 的速度實現了四個通道。
XAUI PHY 是 IEEE 10ae-802.3 規範中定義的 2008 Gigabit 以太網鏈路的特定物理層實現。
您可以從 Design Store 獲取使用低延遲以太網 10G MAC 和 XAUI PHY Intel FPGA IP 實施的 10GbE 子系統的參考設計。 該設計支持在指定的英特爾開發套件上進行功能仿真和硬件測試。
圖 4. 低延遲以太網 10G MAC 和 XAUI PHY 參考設計的時鐘和復位方案 
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1.3. 低延遲以太網 10G MAC 和 1G/10GbE 和 10GBASEKR PHY 英特爾 Arria 10 FPGA IP
1G/10GbE 和 10GBASE-KR PHY 英特爾 Arria 10 FPGA IP 為低延遲以太網 10G MAC 英特爾 FPGA IP 提供 MII、GMII 和 XGMII。
1G/10GbE 和 10GBASE-KR PHY 英特爾 Arria 10 FPGA IP 實現了單通道 10Mbps/100Mbps/1Gbps/10Gbps 串行 PHY。 這些設計提供與 1G/10GbE 雙速 SFP+ 可插拔模塊、10M–10GbE 10GBASE-T 和 10M/100M/1G/10GbE 1000BASE-T 銅纜外部 PHY 設備或芯片到芯片接口的直接連接。 這些 IP 內核支持可重新配置的 10Mbps/100Mbps/1Gbps/10Gbps 數據速率。
英特爾提供雙速 1G/10GbE 和多速 10Mb/100Mb/1Gb/10GbE 設計實例amp文件，您可以使用低延遲動態生成這些設計
以太網 10G MAC Intel FPGA IP 參數編輯器。 這些設計支持在指定的英特爾開發套件上進行功能仿真和硬件測試。
使用 1G/10GbE 或 10GBASE-KR PHY 英特爾 Arria 10 FPGA IP 設計的多速以太網子系統實現需要針對內部 PHY IP 時鐘和時鐘域交叉處理的手動 SDC 約束。 參考altera_eth_top.sdc file 在設計前amp了解有關所需的 create_generated_clock、set_clock_groups 和 set_false_path SDC 約束的更多信息。
圖 5. 低延遲以太網 10G MAC 和英特爾 Arria 10 1G/10GbE 和 10GBASE-KR 設計示例的時鐘和復位方案ample（1G/10GbE 模式）
圖 6. 低延遲以太網 10G MAC 和英特爾 Arria 10 1G/10GbE 和 10GBASE-KR 設計示例的時鐘和復位方案amp文件（10Mb/100Mb/1Gb/10GbE 模式）
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1.4. 低延遲以太網 10G MAC 和 1G/2.5G/5G/10G 多速率以太網 PHY 英特爾 FPGA IP
用於英特爾 Arria 1 設備的 2.5G/5G/10G/10G 多速率以太網 PHY 英特爾 FPGA IP 為低延遲以太網 10G MAC 英特爾 FPGA IP 提供 GMII 和 XGMII。
用於英特爾 Arria 1 設備的 2.5G/5G/10G/10G 多速率以太網 PHY 英特爾 FPGA IP 實現了單通道 1G/2.5G/5G/10Gbps 串行 PHY。 該設計提供與 1G/2.5GbE 雙速 SFP+ 可插拔模塊、MGBASE-T 和 NBASE-T 銅質外部 PHY 設備或芯片到芯片接口的直接連接。 這些 IP 支持可重新配置的 1G/2.5G/5G/10Gbps 數據速率。
英特爾提供雙速 1G/2.5GbE、多速 1G/2.5G/10GbE MGBASE-T 和多速 1G/2.5G/5G/10GbE MGBASE-T 設計示例amp文件，您可以使用低延遲以太網 10G MAC 英特爾 FPGA IP 參數編輯器動態生成這些設計。 這些設計支持在指定的英特爾開發套件上進行功能仿真和硬件測試。
圖 7. 低延遲以太網 10G MAC 和 1G/2.5G/5G/10G 多速率以太網 PHY 設計示例的時鐘和復位方案amp樂（1G/2.5G 模式）
對於使用 1G/2.5G/1G/2.5G 多速率以太網 PHY 英特爾 FPGA IP 的多速 10G/1GbE 和 2.5G/5G/10GbE MBASE-T 以太網子系統實施，英特爾建議您複製收發器重配置模塊 (alt_mge_rcfg_a10. sv) 隨設計提供amp樂。 該模塊將收發器通道速度從 1G 重新配置為 2.5G，或 10G，反之亦然。
多速 1G/2.5GbE 和 1G/2.5G/10GbE MBASE-T 以太網子系統實施還需要對內部 PHY IP 時鐘進行手動 SDC 約束
和時鐘域交叉處理。 參考altera_eth_top.sdc file 在設計前amp了解有關所需的 create_generated_clock、set_clock_groups 和 set_false_path SDC 約束的更多信息。
圖 8. 低延遲以太網 10G MAC 和 1G/2.5G/5G/10G 多速率以太網 PHY 設計示例的時鐘和復位方案ample（1G/2.5G/10GbE MBASE-T 模式） 
圖 9. 低延遲以太網 10G MAC 和 1G/2.5G/5G/10G 多速率以太網 PHY 設計示例的時鐘和復位方案ample（1G/2.5G/5G/10GbE NBASE-T 模式）
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1.5. AN 795 的文檔修訂歷史：在英特爾 Arria 10 設備中使用低延遲 10G MAC 英特爾 FPGA IP 實施 10G 以太網子系統指南
| 檔案版本 | 變化 |
| 2020.10.28 | • 更名為英特爾。 • 將文檔重命名為 AN 795：在英特爾 Arria 10 設備中使用低延遲 10G MAC 英特爾 FPGA IP 實施 10G 以太網子系統指南。 |
| 日期 | 版本 | 變化 |
| 17 月-XNUMX 日 | 2017.02.01 | 初次發布。 |
AN 795：使用低功耗的 10G 以太網子系統實施指南
英特爾® Arria® 10 設備中的延遲 10G MAC 英特爾® FPGA IP
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編號：683347
版本：2020.10.28
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