एएन 795 10जी के लिए दिशानिर्देश लागू करना
कम विलंबता 10G MAC का उपयोग करने वाला ईथरनेट सबसिस्टम
उपयोगकर्ता गाइड
AN 795 लो लेटेंसी 10G MAC का उपयोग करके 10G ईथरनेट सबसिस्टम के लिए दिशानिर्देश लागू करना
AN 795: Intel ® Arria® 10 उपकरणों में लो लेटेंसी 10G MAC Intel FPGA® IP का उपयोग करके 10G ईथरनेट सबसिस्टम के लिए दिशानिर्देश लागू करना
Intel® Arria® 10 उपकरणों में लो लेटेंसी 10G MAC Intel® FPGA IP का उपयोग करके 10G ईथरनेट सबसिस्टम के लिए दिशानिर्देश लागू करना
कार्यान्वयन दिशानिर्देश आपको दिखाते हैं कि Intel के लो लेटेंसी 10G मीडिया एक्सेस कंट्रोलर (MAC) और PHY IP का उपयोग कैसे करें।
चित्र 1. Intel® Arria® 10 लो लेटेंसी ईथरनेट 10G MAC सिस्टम
तालिका 1. Intel® Arria® 10 लो लेटेंसी ईथरनेट 10G MAC डिज़ाइन
यह तालिका लो लेटेंसी ईथरनेट 10G MAC Intel FPGA IP के लिए सभी Intel® Arria® 10 डिज़ाइनों को सूचीबद्ध करती है।
| डिजाइन पूर्वample | मैक संस्करण | शारीरिक बनावट | विकास किट |
| 10GBase-आर ईथरनेट | 10जी | देशी PHY | इंटेल अररिया 10 जीएक्स ट्रांसीवर एसआई |
| 10GBase-R रजिस्टर मोड ईथरनेट |
10जी | देशी PHY | इंटेल अररिया 10 जीएक्स ट्रांसीवर एसआई |
| XAUI ईथरनेट | 10जी | XAUI PHY | इंटेल एरिया 10 जीएक्स एफपीजीए |
| 1जी/10जी इथरनेट | 1जी/10जी | 1G/10GbE और 10GBASE-KR PHY | इंटेल अररिया 10 जीएक्स ट्रांसीवर एसआई |
| 1 के साथ 10G/1588G ईथरनेट | 1जी/10जी | 1G/10GbE और 10GBASE-KR PHY | इंटेल अररिया 10 जीएक्स ट्रांसीवर एसआई |
| 10M/100M/1G/10G ईथरनेट | 10एम/100एम/1जी/10जी | 1G/10GbE और 10GBASE-KR PHY | इंटेल अररिया 10 जीएक्स ट्रांसीवर एसआई |
| 10M/100M/1G/10G ईथरनेट 1588 के साथ |
10एम/100एम/1जी/10जी | 1G/10GbE और 10GBASE-KR PHY | इंटेल अररिया 10 जीएक्स ट्रांसीवर एसआई |
| 1जी/2.5जी इथरनेट | 1जी/2.5जी | 1जी/2.5जी/5जी/10जी बहु-दर ईथरनेट PHY |
इंटेल अररिया 10 जीएक्स ट्रांसीवर एसआई |
| 1 के साथ 2.5G/1588G ईथरनेट | 1जी/2.5जी | 1जी/2.5जी/5जी/10जी बहु-दर ईथरनेट PHY |
इंटेल अररिया 10 जीएक्स ट्रांसीवर एसआई |
| 1G/2.5G/10G ईथरनेट | 1जी/2.5जी/10जी | 1जी/2.5जी/5जी/10जी बहु-दर ईथरनेट PHY |
इंटेल अररिया 10 जीएक्स ट्रांसीवर एसआई |
| 10G USXGMII ईथरनेट | 1जी/2.5जी/5जी/10जी (यूएसएक्सजीएमआईआई) | 1जी/2.5जी/5जी/10जी बहु-दर ईथरनेट PHY |
इंटेल अररिया 10 जीएक्स ट्रांसीवर एसआई |
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*अन्य नामों और ब्रांडों पर दूसरों की संपत्ति होने का दावा किया जा सकता है।
1. Intel® Arria® 10 उपकरणों में लो लेटेंसी 10G MAC Intel® FPGA IP का उपयोग करके 10G ईथरनेट सबसिस्टम के लिए दिशानिर्देशों को लागू करना
683347 | 2020.10.28
टिप्पणी:
आप XAUI ईथरनेट संदर्भ डिज़ाइन को छोड़कर, Intel Quartus Prime सॉफ़्टवेयर में लो लेटेंसी ईथरनेट 10G MAC Intel® FPGA IP पैरामीटर संपादक के माध्यम से सभी सूचीबद्ध डिज़ाइनों तक पहुँच सकते हैं। आप डिज़ाइन स्टोर से XAUI ईथरनेट संदर्भ डिज़ाइन प्राप्त कर सकते हैं।
इंटेल लचीले कार्यान्वयन को सुनिश्चित करने के लिए 10M से 1G मल्टी-रेट ईथरनेट सबसिस्टम के लिए अलग-अलग MAC और PHY IP प्रदान करता है। आप लो लेटेंसी ईथरनेट 10G MAC Intel FPGA IP को 1G/2.5G/5G/10G मल्टी-रेट ईथरनेट PHY, Intel Arria 10 1G/10GbE और 10GBASE-KR PHY, या XAUI PHY और Intel Arria 10 ट्रांससीवर नेटिव PHY से इंस्टेंट कर सकते हैं विभिन्न डिजाइन आवश्यकताओं को पूरा करें।
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प्रदान करता है fileसंदर्भ डिजाइन के लिए एस।
1.1। लो लेटेंसी ईथरनेट 10G MAC और Intel Arria 10 ट्रांसीवर नेटिव PHY Intel FPGA IPs
आप IEEE 10-10 विनिर्देश के खंड 10.3125 में परिभाषित 49 Gbps डेटा दर पर चलने वाली ईथरनेट विशिष्ट भौतिक परत के साथ 802.3GBASE-R PHY को लागू करने के लिए Intel Arria 2008 ट्रांसीवर नेटिव PHY Intel FPGA IP को कॉन्फ़िगर कर सकते हैं।
यह कॉन्फ़िगरेशन लो लेटेंसी ईथरनेट 10G MAC Intel FPGA IP को XGMII प्रदान करता है और SFI विद्युत विनिर्देश का उपयोग करके SFP+ ऑप्टिकल मॉड्यूल को सीधा कनेक्शन प्रदान करने वाला एकल-चैनल 10.3 Gbps PHY लागू करता है।
Intel दो 10GBASE-R इथरनेट सबसिस्टम डिज़ाइन प्रदान करता हैamples और आप लो लेटेंसी ईथरनेट 10G MAC Intel FPGA IP पैरामीटर एडिटर का उपयोग करके गतिशील रूप से इन डिज़ाइनों को उत्पन्न कर सकते हैं। डिज़ाइन नामित इंटेल विकास किट पर कार्यात्मक सिमुलेशन और हार्डवेयर परीक्षण का समर्थन करते हैं।
चित्र 2. 10GBASE-R डिज़ाइन परीक्षा में लो लेटेंसी ईथरनेट 10G MAC और Intel Arria 10 ट्रांसीवर नेटिव PHY के लिए क्लॉकिंग और रीसेट योजनाउदाहरण
चित्र 3. 10GBASE-R डिज़ाइन Ex में लो लेटेंसी ईथरनेट 10G MAC और Intel Arria 10 ट्रांसीवर नेटिव PHY के लिए क्लॉकिंग और रीसेट योजनाampरजिस्टर के साथ मोड सक्षम
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1.2। लो लेटेंसी ईथरनेट 10G MAC और XAUI PHY Intel FPGA IPs
XAUI PHY Intel FPGA IP लो लेटेंसी ईथरनेट 10G MAC Intel FPGA IP को XGMII प्रदान करता है और PMD इंटरफ़ेस पर प्रत्येक 3.125 Gbps पर चार लेन लागू करता है।
XAUI PHY IEEE 10ae-802.3 विनिर्देश में परिभाषित 2008 गीगाबिट ईथरनेट लिंक का एक विशिष्ट भौतिक परत कार्यान्वयन है।
आप डिज़ाइन स्टोर से लो लेटेंसी ईथरनेट 10G MAC और XAUI PHY Intel FPGA IPs का उपयोग करके लागू किए गए 10GbE सबसिस्टम के लिए संदर्भ डिज़ाइन प्राप्त कर सकते हैं। डिज़ाइन नामित इंटेल विकास किट पर कार्यात्मक सिमुलेशन और हार्डवेयर परीक्षण का समर्थन करता है।
चित्र 4. लो लेटेंसी ईथरनेट 10G MAC और XAUI PHY संदर्भ डिज़ाइन के लिए क्लॉकिंग और रीसेट योजना 
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1.3। लो लेटेंसी ईथरनेट 10G MAC और 1G/10GbE और 10GBASEKR PHY Intel Arria 10 FPGA IPs
1G/10GbE और 10GBASE-KR PHY Intel Arria 10 FPGA IP MII, GMII और XGMII को लो लेटेंसी ईथरनेट 10G MAC Intel FPGA IP प्रदान करते हैं।
1G/10GbE और 10GBASE-KR PHY Intel Arria 10 FPGA IP एकल चैनल 10Mbps/100Mbps/1Gbps/10Gbps सीरियल PHY लागू करते हैं। डिजाइन 1G/10GbE दोहरी गति SFP+ प्लग करने योग्य मॉड्यूल, 10M–10GbE 10GBASE-T और 10M/100M/1G/10GbE 1000BASE-T कॉपर बाहरी PHY डिवाइस, या चिप-टू-चिप इंटरफेस के लिए एक सीधा कनेक्शन प्रदान करते हैं। ये आईपी कोर पुन: कॉन्फ़िगर करने योग्य 10 एमबीपीएस / 100 एमबीपीएस / 1 जीबीपीएस / 10 जीबीपीएस डेटा दरों का समर्थन करते हैं।
इंटेल डुअल-स्पीड 1G/10GbE और मल्टी-स्पीड 10Mb/100Mb/1Gb/10GbE डिज़ाइन प्रदान करता हैamples और आप इन डिज़ाइनों को लो लेटेंसी का उपयोग करके गतिशील रूप से उत्पन्न कर सकते हैं
ईथरनेट 10G MAC Intel FPGA IP पैरामीटर संपादक। डिजाइन नामित इंटेल विकास किट पर कार्यात्मक सिमुलेशन और हार्डवेयर परीक्षण का समर्थन करते हैं।
1G/10GbE या 10GBASE-KR PHY Intel Arria 10 FPGA IP डिज़ाइन का उपयोग करते हुए मल्टी-स्पीड ईथरनेट सबसिस्टम कार्यान्वयन के लिए आंतरिक PHY IP क्लॉक और क्लॉक डोमेन क्रॉसिंग हैंडलिंग के लिए मैन्युअल SDC बाधाओं की आवश्यकता होती है। Altera_eth_top.sdc का संदर्भ लें file डिजाइन पूर्व मेंampआवश्यक create_generated_clock, set_clock_groups और set_false_path SDC कंस्ट्रेंट के बारे में अधिक जानने के लिए।
चित्र 5. लो लेटेंसी ईथरनेट 10G MAC और Intel Arria 10 1G/10GbE और 10GBASE-KR Design Ex के लिए क्लॉकिंग और रीसेट योजनाampले (1जी/10जीबीई मोड)
चित्र 6. लो लेटेंसी ईथरनेट 10G MAC और Intel Arria 10 1G/10GbE और 10GBASE-KR Design Ex के लिए क्लॉकिंग और रीसेट योजनाampले (10एमबी/100एमबी/1जीबी/10जीबीई मोड)
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1.4। लो लेटेंसी ईथरनेट 10G MAC और 1G/2.5G/5G/10G मल्टीरेट ईथरनेट PHY Intel FPGA IPs
Intel Arria 1 उपकरणों के लिए 2.5G/5G/10G/10G मल्टी-रेट ईथरनेट PHY Intel FPGA IP लो लेटेंसी ईथरनेट 10G MAC Intel FPGA IP को GMII और XGMII प्रदान करता है।
Intel Arria 1 उपकरणों के लिए 2.5G/5G/10G/10G मल्टी-रेट ईथरनेट PHY Intel FPGA IP एकल-चैनल 1G/2.5G/5G/10Gbps सीरियल PHY लागू करता है। डिजाइन 1G/2.5GbE दोहरी गति SFP+ प्लग करने योग्य मॉड्यूल, MGBASE-T और NBASE-T कॉपर बाहरी PHY उपकरणों, या चिप-टू-चिप इंटरफेस के लिए एक सीधा कनेक्शन प्रदान करता है। ये IP पुन: कॉन्फ़िगर करने योग्य 1G/2.5G/5G/10Gbps डेटा दरों का समर्थन करते हैं।
Intel डुअल-स्पीड 1G/2.5GbE, मल्टी-स्पीड 1G/2.5G/10GbE MGBASE-T, और मल्टीस्पीड 1G/2.5G/5G/10GbE MGBASE-T डिज़ाइन प्रदान करता है।amples और आप लो लेटेंसी ईथरनेट 10G MAC Intel FPGA IP पैरामीटर एडिटर का उपयोग करके गतिशील रूप से इन डिज़ाइनों को उत्पन्न कर सकते हैं। डिजाइन नामित इंटेल विकास किट पर कार्यात्मक सिमुलेशन और हार्डवेयर परीक्षण का समर्थन करते हैं।
चित्र 7. लो लेटेंसी ईथरनेट 10G MAC और 1G/ 2.5G/5G/10G मल्टी-रेट ईथरनेट PHY डिज़ाइन Ex के लिए क्लॉकिंग और रीसेट योजनाampले (1जी/2.5जी मोड)
मल्टी-स्पीड 1G/2.5GbE और 1G/2.5G/10GbE MBASE-T ईथरनेट सबसिस्टम कार्यान्वयन के लिए 1G/2.5G/5G/10G मल्टी-रेट ईथरनेट PHY Intel FPGA IP का उपयोग करते हुए, Intel अनुशंसा करता है कि आप ट्रांसीवर रीकॉन्फ़िगरेशन मॉड्यूल (alt_mge_rcfg_a10. sv) डिज़ाइन पूर्व के साथ प्रदान किया गयाampले। यह मॉड्यूल ट्रांसीवर चैनल की गति को 1G से 2.5G, या 10G, और इसके विपरीत पुन: कॉन्फ़िगर करता है।
मल्टी-स्पीड 1G/2.5GbE और 1G/2.5G/10GbE MBASE-T इथरनेट सबसिस्टम कार्यान्वयन के लिए आंतरिक PHY IP क्लॉक के लिए मैन्युअल SDC बाधाओं की भी आवश्यकता होती है।
और क्लॉक डोमेन क्रॉसिंग हैंडलिंग। Altera_eth_top.sdc का संदर्भ लें file डिजाइन पूर्व मेंampआवश्यक create_generated_clock, set_clock_groups और set_false_path SDC कंस्ट्रेंट के बारे में अधिक जानने के लिए।
चित्र 8. लो लेटेंसी ईथरनेट 10G MAC और 1G/ 2.5G/5G/10G मल्टी-रेट ईथरनेट PHY डिज़ाइन Ex के लिए क्लॉकिंग और रीसेट योजनाampले (1जी/2.5जी/10जीबीई एमबीएएसई-टी मोड) 
चित्र 9. लो लेटेंसी ईथरनेट 10G MAC और 1G/2.5G/5G/10G मल्टी-रेट ईथरनेट PHY डिज़ाइन Ex के लिए क्लॉकिंग और रीसेट योजनाampले (1जी/2.5जी/5जी/10जीबीई एनबीएएसई-टी मोड)
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लो लेटेंसी ईथरनेट 10G MAC Intel Arria 10 FPGA IP Design Example उपयोगकर्ता मार्गदर्शिका MAC डिज़ाइन को तत्काल और पैरामीटराइज़ करने के बारे में विस्तृत जानकारी प्रदान करती हैampलेस.
1.5। AN 795 के लिए दस्तावेज़ संशोधन इतिहास: Intel Arria 10 उपकरणों में लो लेटेंसी 10G MAC Intel FPGA IP का उपयोग करके 10G ईथरनेट सबसिस्टम के लिए दिशानिर्देश लागू करना
| दस्तावेज़ संस्करण | परिवर्तन |
| 2020.10.28 | • इंटेल के रूप में पुनः ब्रांडेड। • दस्तावेज़ को AN 795 के रूप में नया नाम दिया गया: Intel Arria 10 उपकरणों में लो लेटेंसी 10G MAC Intel FPGA IP का उपयोग करके 10G ईथरनेट सबसिस्टम के लिए दिशानिर्देशों को लागू करना। |
| तारीख | संस्करण | परिवर्तन |
| फ़रवरी-17 | 2017.02.01 | प्रारंभिक रिहाई। |
AN 795: कम उपयोग करने वाले 10G ईथरनेट सबसिस्टम के लिए दिशानिर्देश लागू करना
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आईडी: 683347
संस्करण: 2020.10.28
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