AN 795 Implementeringsriktlinjer för 10G
Ethernet-delsystem som använder 10G MAC med låg latens
Användarhandbok
AN 795 Implementeringsriktlinjer för 10G Ethernet-delsystem som använder 10G MAC med låg latens
AN 795: Implementering av riktlinjer för 10G Ethernet-delsystem med låg latens 10G MAC Intel FPGA® IP i Intel ® Arria® 10-enheter
Implementering av riktlinjer för 10G Ethernet-delsystem som använder 10G MAC med låg latens Intel ® FPGA IP i Intel ® Arria® 10-enheter
Implementeringsriktlinjerna visar hur du använder Intels Low Latency 10G Media Access Controller (MAC) och PHY IP:er.
Figur 1. Intel® Arria® 10 Ethernet 10G MAC-system med låg latens
Tabell 1. Intel® Arria® 10 Ethernet 10G MAC-design med låg latens
Den här tabellen listar alla Intel ® Arria® 10-designer för Low Latency Ethernet 10G MAC Intel FPGA IP.
| Design Example | MAC-variant | PHY | Utvecklingssats |
| 10GBase-R Ethernet | 10G | Native PHY | Intel Arria 10 GX Transceiver SI |
| 10GBase-R Registreringsläge Ethernet |
10G | Native PHY | Intel Arria 10 GX Transceiver SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE och 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/10G Ethernet med 1588 | 1G/10G | 1G/10GbE och 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE och 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet med 1588 |
10M/100M/1G/10G | 1G/10GbE och 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet med 1588 | 1G/2.5G | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel Corporation eller dess dotterbolag. Intel garanterar prestanda för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti, men förbehåller sig rätten att göra ändringar av alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på publicerad information och innan de beställer produkter eller tjänster.
*Andra namn och varumärken kan göras anspråk på att vara andras egendom.
1. Implementering av riktlinjer för 10G Ethernet-delsystem som använder 10G MAC med låg latens Intel® FPGA IP i Intel® Arria® 10-enheter
683347 | 2020.10.28
Notera:
Du kan komma åt alla listade designs via Low Latency Ethernet 10G MAC Intel® FPGA IP-parameterredigerare i Intel Quartus Prime-programvaran, förutom XAUI Ethernet-referensdesignen. Du kan få XAUI Ethernet-referensdesign från Design Store.
Intel erbjuder separata MAC- och PHY-IP:er för 10M till 1G Multi-rate Ethernet-delsystem för att säkerställa flexibel implementering. Du kan instansiera Low Latency Ethernet 10G MAC Intel FPGA IP med 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE och 10GBASE-KR PHY, eller XAUI PHY och Intel Arria 10 Transceiver Native PHY till tillgodose olika designkrav.
Relaterad information
- Low Latency Ethernet 10G MAC Intel FPGA IP Användarhandbok
Ger detaljerad information om att instansiera och parametrera MAC IP. - Låg latens Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Användarhandbok
Ger detaljerad information om att instansiera och parametrisera MAC-designen examples. - Intel Arria 10 Transceiver PHY Användarhandbok
Ger detaljerad information om att instansiera och parametrera PHY IP. - Låg latens Ethernet 10G MAC-felsökningschecklista
- AN 699: Använda Altera Ethernet Design Toolkit
Denna verktygslåda hjälper dig att konfigurera och köra Ethernet-referensdesigner samt att felsöka eventuella Ethernet-relaterade problem. - Felträdsanalys för låg latens 10G MAC-datakorruptionsproblem
- Arria 10 Low Latency Ethernet 10G MAC och XAUI PHY referensdesign
Ger den files för referensdesignen.
1.1. Low Latency Ethernet 10G MAC och Intel Arria 10 Transceiver Native PHY Intel FPGA IPs
Du kan konfigurera Intel Arria 10 Transceiver Native PHY Intel FPGA IP för att implementera 10GBASE-R PHY med det Ethernet-specifika fysiska lagret som körs med 10.3125 Gbps datahastighet enligt definitionen i paragraf 49 i IEEE 802.3-2008-specifikationen.
Den här konfigurationen tillhandahåller en XGMII till Low Latency Ethernet 10G MAC Intel FPGA IP och implementerar en enkanalig 10.3 Gbps PHY som ger en direkt anslutning till en SFP+ optisk modul med SFI elektriska specifikationer.
Intel erbjuder två 10GBASE-R Ethernet-subsystemdesigner, examples och du kan generera dessa designs dynamiskt med hjälp av Low Latency Ethernet 10G MAC Intel FPGA IP-parameterredigerare. Designen stöder funktionssimulering och hårdvarutestning på utsedda Intel-utvecklingssatser.
Figur 2. Schema för klockning och återställning för Ethernet 10G MAC med låg latens och Intel Arria 10 Transceiver Native PHY i 10GBASE-R Design Example
Figur 3. Klocknings- och återställningsschema för Ethernet 10G MAC med låg latens och Intel Arria 10 Transceiver Native PHY i 10GBASE-R Design Example med Register Läge aktiverat
Relaterad information
Låg latens Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Användarhandbok
Ger detaljerad information om att instansiera och parametrisera MAC-designen examples.
1.2. Low Latency Ethernet 10G MAC och XAUI PHY Intel FPGA IP:er
XAUI PHY Intel FPGA IP tillhandahåller en XGMII till Low Latency Ethernet 10G MAC Intel FPGA IP och implementerar fyra banor vardera på 3.125 Gbps vid PMD-gränssnittet.
XAUI PHY är en specifik fysisk lagerimplementering av 10 Gigabit Ethernet-länken som definieras i IEEE 802.3ae-2008-specifikationen.
Du kan erhålla referensdesignen för 10GbE-delsystemet implementerat med Low Latency Ethernet 10G MAC och XAUI PHY Intel FPGA IP:er från Design Store. Designen stöder funktionssimulering och hårdvarutestning på avsedd Intel-utvecklingssats.
Figur 4. Klocknings- och återställningsschema för Ethernet 10G MAC och XAUI PHY-referensdesign med låg latens 
Relaterad information
- Arria 10 Low Latency Ethernet 10G MAC och XAUI PHY referensdesign
Ger den files för referensdesignen. - AN 794: Arria 10 Low Latency Ethernet 10G MAC och XAUI PHY referensdesign
1.3. Låg latens Ethernet 10G MAC och 1G/10GbE och 10GBASEKR PHY Intel Arria 10 FPGA IPs
1G/10GbE och 10GBASE-KR PHY Intel Arria 10 FPGA IP tillhandahåller MII, GMII och XGMII till Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/10GbE och 10GBASE-KR PHY Intel Arria 10 FPGA IP implementerar en enkanalig 10Mbps/100Mbps/1Gbps/10Gbps seriell PHY. Designen ger en direkt anslutning till 1G/10GbE dubbelhastighets SFP+ pluggbara moduler, 10M–10GbE 10GBASE-T och 10M/100M/1G/10GbE 1000BASE-T externa PHY-enheter av koppar, eller chip-to-chip-gränssnitt. Dessa IP-kärnor stöder omkonfigurerbara 10Mbps/100Mbps/1Gbps/10Gbps datahastigheter.
Intel erbjuder design med dubbla hastigheter 1G/10GbE och multihastigheter 10Mb/100Mb/1Gb/10GbEamples och du kan generera dessa designs dynamiskt med hjälp av Low Latency
Ethernet 10G MAC Intel FPGA IP-parameterredigerare. Designen stöder funktionssimulering och hårdvarutestning på avsett Intel-utvecklingskit.
Multi-speed Ethernet-subsystemimplementeringen som använder 1G/10GbE eller 10GBASE-KR PHY Intel Arria 10 FPGA IP-design kräver manuella SDC-begränsningar för de interna PHY IP-klockorna och klockdomänövergångshantering. Se altera_eth_top.sdc file i design exampLäs mer om de nödvändiga SDC-begränsningarna create_generated_clock, set_clock_groups och set_false_path.
Figur 5. Schema för klockning och återställning för Ethernet 10G MAC med låg latens och Intel Arria 10 1G/10GbE och 10GBASE-KR Design Example (1G/10GbE-läge)
Figur 6. Schema för klockning och återställning för Ethernet 10G MAC med låg latens och Intel Arria 10 1G/10GbE och 10GBASE-KR Design Example (10Mb/100Mb/1Gb/10GbE-läge)
Relaterad information
Låg latens Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Användarhandbok
Ger detaljerad information om att instansiera och parametrisera MAC-designen examples.
1.4. Låg latens Ethernet 10G MAC och 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IPs
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP för Intel Arria 10-enheter ger GMII och XGMII till Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP för Intel Arria 10-enheter implementerar en enkanalig 1G/2.5G/5G/10Gbps seriell PHY. Designen ger en direkt anslutning till 1G/2.5GbE dubbelhastighets SFP+ pluggbara moduler, MGBASE-T och NBASE-T externa PHY-enheter i koppar eller chip-to-chip-gränssnitt. Dessa IP-adresser stöder omkonfigurerbara 1G/2.5G/5G/10Gbps datahastigheter.
Intel erbjuder 1G/2.5GbE med dubbla hastigheter, flerhastighets 1G/2.5G/10GbE MGBASE-T och flerhastighets 1G/2.5G/5G/10GbE MGBASE-T design ex.amples och du kan generera dessa designs dynamiskt med hjälp av Low Latency Ethernet 10G MAC Intel FPGA IP-parameterredigerare. Designen stöder funktionssimulering och hårdvarutestning på avsett Intel-utvecklingskit.
Figur 7. Schema för klockning och återställning för Ethernet med låg latens 10G MAC och 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Ex.ample (1G/2.5G-läge)
För multi-speed 1G/2.5GbE och 1G/2.5G/10GbE MBASE-T Ethernet-delsystemimplementeringar som använder 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP, rekommenderar Intel att du kopierar transceiverns omkonfigurationsmodul (alt_mge_rcfg_a10. sv) försedd med design example. Denna modul konfigurerar om sändtagarens kanalhastighet från 1G till 2.5G eller till 10G och vice versa.
Multi-speed 1G/2.5GbE och 1G/2.5G/10GbE MBASE-T Ethernet-delsystemimplementeringen kräver också manuella SDC-begränsningar för de interna PHY IP-klockorna
och hantering av klockdomänkorsning. Se altera_eth_top.sdc file i design exampLäs mer om de nödvändiga SDC-begränsningarna create_generated_clock, set_clock_groups och set_false_path.
Figur 8. Schema för klockning och återställning för Ethernet med låg latens 10G MAC och 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Ex.ample (1G/2.5G/10GbE MBASE-T-läge) 
Figur 9. Schema för klockning och återställning för Ethernet med låg latens 10G MAC och 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Ex.ample (1G/2.5G/5G/10GbE NBASE-T-läge)
Relaterad information
Låg latens Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Användarhandbok Ger detaljerad information om att instansiera och parametrera MAC-designen examples.
1.5. Dokumentrevisionshistorik för AN 795: Implementering av riktlinjer för 10G Ethernet-delsystem med låg latens 10G MAC Intel FPGA IP i Intel Arria 10-enheter
| Dokumentversion | Ändringar |
| 2020.10.28 | • Bytt namn till Intel. • Döpte om dokumentet till AN 795: Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC Intel FPGA IP in Intel Arria 10 Devices. |
| Datum | Version | Ändringar |
| februari-17 | 2017.02.01 | Initial release. |
AN 795: Implementering av riktlinjer för 10G Ethernet-delsystem med låg
Latens 10G MAC Intel ® FPGA IP i Intel® Arria® 10-enheter
Online Version
Skicka feedback
ID: 683347
Version: 2020.10.28
Dokument/resurser
 |
intel AN 795 Implementeringsriktlinjer för 10G Ethernet-delsystem som använder 10G MAC med låg latens [pdf] Användarhandbok AN 795 Implementeringsriktlinjer för 10G Ethernet-delsystem som använder låg latens 10G MAC, AN 795, Implementeringsriktlinjer för 10G Ethernet-delsystem som använder låglatens 10G MAC, Ethernet-delsystem som använder låg latens 10G MAC, låg latens 10G MAC |
