AN 795 10G માટે માર્ગદર્શિકા અમલીકરણ
ઓછી લેટન્સી 10G MAC નો ઉપયોગ કરીને ઇથરનેટ સબસિસ્ટમ
વપરાશકર્તા માર્ગદર્શિકા
AN 795 લો લેટન્સી 10G MAC નો ઉપયોગ કરીને 10G ઇથરનેટ સબસિસ્ટમ માટે માર્ગદર્શિકા અમલમાં મૂકવી
AN 795: Intel® Arria® 10 ઉપકરણોમાં ઓછી લેટન્સી 10G MAC Intel FPGA® IP નો ઉપયોગ કરીને 10G ઈથરનેટ સબસિસ્ટમ માટે માર્ગદર્શિકાનો અમલ
Intel ® Arria® 10 ઉપકરણોમાં ઓછી લેટન્સી 10G MAC Intel ® FPGA IP નો ઉપયોગ કરીને 10G ઈથરનેટ સબસિસ્ટમ માટે માર્ગદર્શિકા અમલમાં મૂકવી
અમલીકરણ માર્ગદર્શિકા તમને બતાવે છે કે ઇન્ટેલના લો લેટન્સી 10G મીડિયા એક્સેસ કંટ્રોલર (MAC) અને PHY IP નો ઉપયોગ કેવી રીતે કરવો.
આકૃતિ 1. Intel® Arria® 10 લો લેટન્સી ઈથરનેટ 10G MAC સિસ્ટમ
કોષ્ટક 1. Intel® Arria® 10 ઓછી લેટન્સી ઈથરનેટ 10G MAC ડિઝાઇન્સ
આ કોષ્ટક લો લેટન્સી ઇથરનેટ 10G MAC Intel FPGA IP માટે તમામ Intel ® Arria® 10 ડિઝાઇનની યાદી આપે છે.
| ડિઝાઇન Example | MAC વેરિઅન્ટ | PHY | વિકાસ કીટ |
| 10GBase-R ઇથરનેટ | 10 જી | મૂળ PHY | Intel Arria 10 GX ટ્રાન્સસીવર SI |
| 10GBase-R રજિસ્ટર મોડ ઈથરનેટ |
10 જી | મૂળ PHY | Intel Arria 10 GX ટ્રાન્સસીવર SI |
| XAUI ઈથરનેટ | 10 જી | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G ઇથરનેટ | 1G/10G | 1G/10GbE અને 10GBASE-KR PHY | Intel Arria 10 GX ટ્રાન્સસીવર SI |
| 1 સાથે 10G/1588G ઇથરનેટ | 1G/10G | 1G/10GbE અને 10GBASE-KR PHY | Intel Arria 10 GX ટ્રાન્સસીવર SI |
| 10M/100M/1G/10G ઇથરનેટ | 10M/100M/1G/10G | 1G/10GbE અને 10GBASE-KR PHY | Intel Arria 10 GX ટ્રાન્સસીવર SI |
| 10M/100M/1G/10G ઇથરનેટ 1588 સાથે |
10M/100M/1G/10G | 1G/10GbE અને 10GBASE-KR PHY | Intel Arria 10 GX ટ્રાન્સસીવર SI |
| 1G/2.5G ઇથરનેટ | 1G/2.5G | 1G/2.5G/5G/10G મલ્ટિ-રેટ ઇથરનેટ PHY |
Intel Arria 10 GX ટ્રાન્સસીવર SI |
| 1 સાથે 2.5G/1588G ઇથરનેટ | 1G/2.5G | 1G/2.5G/5G/10G મલ્ટિ-રેટ ઇથરનેટ PHY |
Intel Arria 10 GX ટ્રાન્સસીવર SI |
| 1G/2.5G/10G ઇથરનેટ | 1G/2.5G/10G | 1G/2.5G/5G/10G મલ્ટિ-રેટ ઇથરનેટ PHY |
Intel Arria 10 GX ટ્રાન્સસીવર SI |
| 10G USXGMII ઈથરનેટ | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G મલ્ટિ-રેટ ઇથરનેટ PHY |
Intel Arria 10 GX ટ્રાન્સસીવર SI |
ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ માર્કસ એ ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે.
*અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.
1. Intel® Arria® 10 ઉપકરણોમાં ઓછી લેટન્સી 10G MAC Intel® FPGA IP નો ઉપયોગ કરીને 10G ઈથરનેટ સબસિસ્ટમ માટે માર્ગદર્શિકા અમલમાં મૂકવી
683347 | 2020.10.28
નોંધ:
તમે XAUI ઇથરનેટ સંદર્ભ ડિઝાઇન સિવાય, ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં લો લેટન્સી ઇથરનેટ 10G MAC Intel® FPGA IP પેરામીટર એડિટર દ્વારા બધી સૂચિબદ્ધ ડિઝાઇનને ઍક્સેસ કરી શકો છો. તમે ડિઝાઇન સ્ટોરમાંથી XAUI ઇથરનેટ સંદર્ભ ડિઝાઇન મેળવી શકો છો.
ઇન્ટેલ લવચીક અમલીકરણની ખાતરી કરવા માટે 10M થી 1G મલ્ટી-રેટ ઇથરનેટ સબસિસ્ટમ માટે અલગ MAC અને PHY IP ઓફર કરે છે. તમે લો લેટન્સી ઇથરનેટ 10G MAC Intel FPGA IP ને 1G/2.5G/5G/10G મલ્ટી-રેટ ઇથરનેટ PHY, Intel Arria 10 1G/10GbE અને 10GBASE-KR PHY, અથવા XAUI PHY અને Intel Arria N10 ટ્રાન્સએટીવ સાથે ઇન્સ્ટન્ટ કરી શકો છો. વિવિધ ડિઝાઇન જરૂરિયાતો પૂરી કરે છે.
સંબંધિત માહિતી
- ઓછી લેટન્સી ઈથરનેટ 10G MAC Intel FPGA IP વપરાશકર્તા માર્ગદર્શિકા
MAC IP ને ઇન્સ્ટન્ટિએટિંગ અને પેરામીટરાઇઝ કરવા વિશે વિગતવાર માહિતી પ્રદાન કરે છે. - લો લેટન્સી ઈથરનેટ 10G MAC Intel Arria 10 FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા
MAC ડિઝાઇન એક્સને ઇન્સ્ટન્ટિએટિંગ અને પેરામીટરાઇઝ કરવા વિશે વિગતવાર માહિતી પ્રદાન કરે છેampલેસ - ઇન્ટેલ એરિયા 10 ટ્રાન્સસીવર PHY વપરાશકર્તા માર્ગદર્શિકા
PHY IP ને ઇન્સ્ટન્ટ અને પેરામીટરાઇઝ કરવા વિશે વિગતવાર માહિતી પૂરી પાડે છે. - ઓછી લેટન્સી ઈથરનેટ 10G MAC ડીબગ ચેકલિસ્ટ
- AN 699: Altera Ethernet Design Toolkit નો ઉપયોગ કરવો
આ ટૂલકીટ તમને ઈથરનેટ સંદર્ભ ડિઝાઇનને ગોઠવવા અને ચલાવવામાં તેમજ કોઈપણ ઈથરનેટ સંબંધિત સમસ્યાઓને ડીબગ કરવામાં મદદ કરે છે. - ઓછી લેટન્સી 10G MAC ડેટા કરપ્શન ઇશ્યૂ માટે ફોલ્ટ ટ્રી વિશ્લેષણ
- Arria 10 લો લેટન્સી ઈથરનેટ 10G MAC અને XAUI PHY સંદર્ભ ડિઝાઇન
પ્રદાન કરે છે fileસંદર્ભ ડિઝાઇન માટે s.
1.1. લો લેટન્સી ઈથરનેટ 10G MAC અને Intel Arria 10 Transceiver Native PHY Intel FPGA IPs
તમે IEEE 10-10 સ્પષ્ટીકરણના ક્લોઝ 10.3125 માં વ્યાખ્યાયિત કર્યા મુજબ 49 Gbps ડેટા રેટ પર ચાલતા ઇથરનેટ વિશિષ્ટ ભૌતિક સ્તર સાથે 802.3GBASE-R PHY ને અમલમાં મૂકવા માટે Intel Arria 2008 Transceiver Native PHY Intel FPGA IP ને ગોઠવી શકો છો.
આ રૂપરેખાંકન XGMII ને લો લેટન્સી ઇથરનેટ 10G MAC Intel FPGA IP પ્રદાન કરે છે અને SFI ઇલેક્ટ્રિકલ સ્પેસિફિકેશનનો ઉપયોગ કરીને SFP+ ઓપ્ટિકલ મોડ્યુલને સીધું કનેક્શન પ્રદાન કરતી સિંગલ-ચેનલ 10.3 Gbps PHY લાગુ કરે છે.
ઇન્ટેલ બે 10GBASE-R ઇથરનેટ સબસિસ્ટમ ડિઝાઇન એક્સ ઓફર કરે છેamples અને તમે લો લેટન્સી ઇથરનેટ 10G MAC Intel FPGA IP પેરામીટર એડિટરનો ઉપયોગ કરીને ગતિશીલ રીતે આ ડિઝાઇન જનરેટ કરી શકો છો. ડિઝાઇન્સ નિયુક્ત ઇન્ટેલ ડેવલપમેન્ટ કિટ્સ પર કાર્યાત્મક સિમ્યુલેશન અને હાર્ડવેર પરીક્ષણને સમર્થન આપે છે.
આકૃતિ 2. 10GBASE-R ડિઝાઇન Exa માં ઓછી લેટન્સી ઇથરનેટ 10G MAC અને Intel Arria 10 Transceiver Native PHY માટે ક્લોકિંગ અને રીસેટ સ્કીમmple
આકૃતિ 3. 10GBASE-R ડિઝાઇન એક્સમાં લો લેટન્સી ઇથરનેટ 10G MAC અને Intel Arria 10 Transceiver Native PHY માટે ક્લોકિંગ અને રીસેટ સ્કીમampનોંધણી સાથે le મોડ સક્ષમ
સંબંધિત માહિતી
લો લેટન્સી ઈથરનેટ 10G MAC Intel Arria 10 FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા
MAC ડિઝાઇન એક્સને ઇન્સ્ટન્ટિએટિંગ અને પેરામીટરાઇઝ કરવા વિશે વિગતવાર માહિતી પ્રદાન કરે છેampલેસ
1.2. ઓછી લેટન્સી ઈથરનેટ 10G MAC અને XAUI PHY Intel FPGA IPs
XAUI PHY Intel FPGA IP એ XGMII થી લો લેટન્સી ઇથરનેટ 10G MAC Intel FPGA IP પ્રદાન કરે છે અને PMD ઇન્ટરફેસ પર 3.125 Gbps પર દરેક ચાર લેનનો અમલ કરે છે.
XAUI PHY એ IEEE 10ae-802.3 સ્પષ્ટીકરણમાં વ્યાખ્યાયિત 2008 ગીગાબીટ ઇથરનેટ લિંકનું ચોક્કસ ભૌતિક સ્તર અમલીકરણ છે.
તમે ડિઝાઇન સ્ટોરમાંથી લો લેટન્સી ઇથરનેટ 10G MAC અને XAUI PHY Intel FPGA IPs નો ઉપયોગ કરીને અમલમાં મૂકેલ 10GbE સબસિસ્ટમ માટે સંદર્ભ ડિઝાઇન મેળવી શકો છો. ડિઝાઇન નિયુક્ત ઇન્ટેલ ડેવલપમેન્ટ કીટ પર કાર્યાત્મક સિમ્યુલેશન અને હાર્ડવેર પરીક્ષણને સપોર્ટ કરે છે.
આકૃતિ 4. ઓછી લેટન્સી ઇથરનેટ 10G MAC અને XAUI PHY સંદર્ભ ડિઝાઇન માટે ક્લોકિંગ અને રીસેટ સ્કીમ 
સંબંધિત માહિતી
- Arria 10 લો લેટન્સી ઈથરનેટ 10G MAC અને XAUI PHY સંદર્ભ ડિઝાઇન
પ્રદાન કરે છે fileસંદર્ભ ડિઝાઇન માટે s. - AN 794: Arria 10 લો લેટન્સી ઈથરનેટ 10G MAC અને XAUI PHY સંદર્ભ ડિઝાઇન
1.3. લો લેટન્સી ઈથરનેટ 10G MAC અને 1G/10GbE અને 10GBASEKR PHY Intel Arria 10 FPGA IP
1G/10GbE અને 10GBASE-KR PHY Intel Arria 10 FPGA IP MII, GMII અને XGMII ને લો લેટન્સી ઇથરનેટ 10G MAC Intel FPGA IP પ્રદાન કરે છે.
1G/10GbE અને 10GBASE-KR PHY Intel Arria 10 FPGA IP સિંગલ ચેનલ 10Mbps/100Mbps/1Gbps/10Gbps સીરીયલ PHY અમલમાં મૂકે છે. ડિઝાઇન 1G/10GbE ડ્યુઅલ સ્પીડ SFP+ પ્લગેબલ મોડ્યુલો, 10M–10GbE 10GBASE-T અને 10M/100M/1G/10GbE 1000BASE-T કોપર એક્સટર્નલ PHY ઉપકરણો અથવા ચિપ-થી-ચીપ-થી-થી સીધું જોડાણ પ્રદાન કરે છે. આ IP કોરો ફરીથી ગોઠવી શકાય તેવા 10Mbps/100Mbps/1Gbps/10Gbps ડેટા રેટને સપોર્ટ કરે છે.
ઇન્ટેલ ડ્યુઅલ-સ્પીડ 1G/10GbE અને મલ્ટિ-સ્પીડ 10Mb/100Mb/1Gb/10GbE ડિઝાઇન એક્સ ઓફર કરે છેamples અને તમે લો લેટન્સીનો ઉપયોગ કરીને ગતિશીલ રીતે આ ડિઝાઇન જનરેટ કરી શકો છો
ઇથરનેટ 10G MAC Intel FPGA IP પેરામીટર એડિટર. ડિઝાઇન્સ નિયુક્ત ઇન્ટેલ ડેવલપમેન્ટ કીટ પર કાર્યાત્મક સિમ્યુલેશન અને હાર્ડવેર પરીક્ષણને સમર્થન આપે છે.
1G/10GbE અથવા 10GBASE-KR PHY Intel Arria 10 FPGA IP ડિઝાઇનનો ઉપયોગ કરીને મલ્ટિ-સ્પીડ ઇથરનેટ સબસિસ્ટમ અમલીકરણ માટે આંતરિક PHY IP ઘડિયાળો અને ઘડિયાળ ડોમેન ક્રોસિંગ હેન્ડલિંગ માટે મેન્યુઅલ SDC અવરોધોની જરૂર છે. altera_eth_top.sdc નો સંદર્ભ લો file ડિઝાઇનમાં ભૂતપૂર્વampજરૂરી Create_generated_clock, set_clock_groups અને set_false_path SDC અવરોધો વિશે વધુ જાણવા માટે.
આકૃતિ 5. લો લેટન્સી ઈથરનેટ 10G MAC અને Intel Arria 10 1G/10GbE અને 10GBASE-KR ડિઝાઇન એક્સ માટે ક્લોકિંગ અને રીસેટ સ્કીમample (1G/10GbE મોડ)
આકૃતિ 6. લો લેટન્સી ઈથરનેટ 10G MAC અને Intel Arria 10 1G/10GbE અને 10GBASE-KR ડિઝાઇન એક્સ માટે ક્લોકિંગ અને રીસેટ સ્કીમample (10Mb/100Mb/1Gb/10GbE મોડ)
સંબંધિત માહિતી
લો લેટન્સી ઈથરનેટ 10G MAC Intel Arria 10 FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા
MAC ડિઝાઇન એક્સને ઇન્સ્ટન્ટિએટિંગ અને પેરામીટરાઇઝ કરવા વિશે વિગતવાર માહિતી પ્રદાન કરે છેampલેસ
1.4. લો લેટન્સી ઈથરનેટ 10G MAC અને 1G/2.5G/5G/10G મલ્ટિરેટ ઈથરનેટ PHY Intel FPGA IPs
Intel Arria 1 ઉપકરણો માટે 2.5G/5G/10G/10G મલ્ટી-રેટ ઇથરનેટ PHY Intel FPGA IP ઓછી લેટન્સી ઇથરનેટ 10G MAC Intel FPGA IP ને GMII અને XGMII પ્રદાન કરે છે.
Intel Arria 1 ઉપકરણો માટે 2.5G/5G/10G/10G મલ્ટી-રેટ ઇથરનેટ PHY Intel FPGA IP સિંગલ-ચેનલ 1G/2.5G/5G/10Gbps સીરીયલ PHY લાગુ કરે છે. ડિઝાઇન 1G/2.5GbE ડ્યુઅલ સ્પીડ SFP+ પ્લગેબલ મોડ્યુલ્સ, MGBASE-T અને NBASE-T કોપર એક્સટર્નલ PHY ઉપકરણો અથવા ચિપ-ટુ-ચિપ ઇન્ટરફેસ સાથે સીધું જોડાણ પૂરું પાડે છે. આ IPs પુનઃરૂપરેખાંકિત 1G/2.5G/5G/10Gbps ડેટા દરોને સમર્થન આપે છે.
ઇન્ટેલ ડ્યુઅલ-સ્પીડ 1G/2.5GbE, મલ્ટિ-સ્પીડ 1G/2.5G/10GbE MGBASE-T, અને મલ્ટિસ્પીડ 1G/2.5G/5G/10GbE MGBASE-T ડિઝાઇન એક્સ ઓફર કરે છેamples અને તમે લો લેટન્સી ઇથરનેટ 10G MAC Intel FPGA IP પેરામીટર એડિટરનો ઉપયોગ કરીને ગતિશીલ રીતે આ ડિઝાઇન જનરેટ કરી શકો છો. ડિઝાઇન્સ નિયુક્ત ઇન્ટેલ ડેવલપમેન્ટ કીટ પર કાર્યાત્મક સિમ્યુલેશન અને હાર્ડવેર પરીક્ષણને સમર્થન આપે છે.
આકૃતિ 7. ઓછી લેટન્સી ઇથરનેટ 10G MAC અને 1G/ 2.5G/5G/10G મલ્ટી-રેટ ઇથરનેટ PHY ડિઝાઇન એક્સ માટે ક્લોકિંગ અને રીસેટ સ્કીમample (1G/2.5G મોડ)
મલ્ટી-સ્પીડ 1G/2.5GbE અને 1G/2.5G/10GbE MBASE-T ઇથરનેટ સબસિસ્ટમ અમલીકરણ માટે 1G/2.5G/5G/10G મલ્ટી-રેટ ઇથરનેટ PHY Intel FPGA IP નો ઉપયોગ કરીને, ઇન્ટેલ ભલામણ કરે છે કે તમે ટ્રાન્સસીવર પુનઃરૂપરેખાંકન મોડ્યુલની નકલ કરો. sv) ડિઝાઇન ભૂતપૂર્વ સાથે પૂરી પાડવામાં આવેલ છેample આ મોડ્યુલ ટ્રાન્સસીવર ચેનલ સ્પીડને 1G થી 2.5G, અથવા 10G સુધી અને ઊલટું પુનઃરૂપરેખાંકિત કરે છે.
મલ્ટિ-સ્પીડ 1G/2.5GbE અને 1G/2.5G/10GbE MBASE-T ઇથરનેટ સબસિસ્ટમ અમલીકરણ માટે આંતરિક PHY IP ઘડિયાળો માટે મેન્યુઅલ SDC અવરોધોની પણ જરૂર છે.
અને ઘડિયાળ ડોમેન ક્રોસિંગ હેન્ડલિંગ. altera_eth_top.sdc નો સંદર્ભ લો file ડિઝાઇનમાં ભૂતપૂર્વampજરૂરી Create_generated_clock, set_clock_groups અને set_false_path SDC અવરોધો વિશે વધુ જાણવા માટે.
આકૃતિ 8. ઓછી લેટન્સી ઇથરનેટ 10G MAC અને 1G/ 2.5G/5G/10G મલ્ટી-રેટ ઇથરનેટ PHY ડિઝાઇન એક્સ માટે ક્લોકિંગ અને રીસેટ સ્કીમample (1G/2.5G/10GbE MBASE-T મોડ) 
આકૃતિ 9. લો લેટન્સી ઇથરનેટ 10G MAC અને 1G/2.5G/5G/10G મલ્ટી-રેટ ઇથરનેટ PHY ડિઝાઇન એક્સ માટે ક્લોકિંગ અને રીસેટ સ્કીમample (1G/2.5G/5G/10GbE NBASE-T મોડ)
સંબંધિત માહિતી
લો લેટન્સી ઈથરનેટ 10G MAC Intel Arria 10 FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા MAC ડિઝાઇન એક્સને ઇન્સ્ટન્ટ અને પેરામીટરાઇઝ કરવા વિશે વિગતવાર માહિતી પ્રદાન કરે છેampલેસ
1.5. AN 795 માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસ: Intel Arria 10 ઉપકરણોમાં ઓછી લેટન્સી 10G MAC Intel FPGA IP નો ઉપયોગ કરીને 10G ઇથરનેટ સબસિસ્ટમ માટે માર્ગદર્શિકા અમલમાં મૂકવી
| દસ્તાવેજ સંસ્કરણ | ફેરફારો |
| 2020.10.28 | • ઇન્ટેલ તરીકે પુનઃબ્રાંડેડ. • દસ્તાવેજનું નામ AN 795 રાખ્યું: Intel Arria 10 ઉપકરણોમાં ઓછી લેટન્સી 10G MAC Intel FPGA IP નો ઉપયોગ કરીને 10G ઈથરનેટ સબસિસ્ટમ માટે માર્ગદર્શિકા અમલમાં મૂકવી. |
| તારીખ | સંસ્કરણ | ફેરફારો |
| ફેબ્રુઆરી-17 | 2017.02.01 | પ્રારંભિક પ્રકાશન. |
AN 795: નીચા ઉપયોગથી 10G ઇથરનેટ સબસિસ્ટમ માટે માર્ગદર્શિકાનો અમલ
Intel® Arria® 10 ઉપકરણોમાં લેટન્સી 10G MAC Intel ® FPGA IP
ઑનલાઇન સંસ્કરણ
પ્રતિસાદ મોકલો
ID: 683347
સંસ્કરણ: 2020.10.28
દસ્તાવેજો / સંસાધનો
 |
ઓછી લેટન્સી 795G MAC નો ઉપયોગ કરીને 10G ઇથરનેટ સબસિસ્ટમ માટે intel AN 10 અમલીકરણ માર્ગદર્શિકા [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા AN 795 ઓછી લેટન્સી 10G MAC નો ઉપયોગ કરીને 10G ઇથરનેટ સબસિસ્ટમ માટે માર્ગદર્શિકા અમલમાં મૂકવી, AN 795, ઓછી લેટન્સી 10G MAC નો ઉપયોગ કરીને 10G ઇથરનેટ સબસિસ્ટમ માટે માર્ગદર્શિકા અમલમાં મૂકવી, ઓછી લેટન્સી 10G 10G MAC નો ઉપયોગ કરીને ઇથરનેટ સબસિસ્ટમ, |
