Directrius d'aplicació AN 795 per a 10G
Subsistema Ethernet que utilitza MAC 10G de baixa latència
Guia d'usuari
Directrius d'implementació de l'AN 795 per al subsistema Ethernet 10G que utilitza MAC 10G de baixa latència
AN 795: Directrius d'implementació per al subsistema Ethernet 10G que utilitza una IP Intel FPGA® 10G MAC de baixa latència en dispositius Intel ® Arria® 10
Directrius d'implementació per al subsistema Ethernet 10G que utilitza IP Intel ® FPGA 10G MAC de baixa latència en dispositius Intel ® Arria® 10
Les directrius d'implementació us mostren com utilitzar el controlador d'accés a mitjans 10G de baixa latència (MAC) i les IP PHY d'Intel.
Figura 1. Sistema Intel® Arria® 10 de baixa latència Ethernet 10G MAC
Taula 1. Dissenys Intel® Arria® 10 Ethernet 10G MAC de baixa latència
Aquesta taula enumera tots els dissenys d'Intel ® Arria® 10 per a IP Ethernet 10G MAC Intel FPGA de baixa latència.
| Disseny Example | Variant MAC | PHY | Kit de desenvolupament |
| Ethernet 10GBase-R | 10G | PHY nadiu | Transceptor Intel Arria 10 GX SI |
| Mode de registre 10GBase-R Ethernet |
10G | PHY nadiu | Transceptor Intel Arria 10 GX SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| Ethernet 1G/10G | 1G/10G | 1G/10GbE i 10GBASE-KR PHY | Transceptor Intel Arria 10 GX SI |
| Ethernet 1G/10G amb 1588 | 1G/10G | 1G/10GbE i 10GBASE-KR PHY | Transceptor Intel Arria 10 GX SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE i 10GBASE-KR PHY | Transceptor Intel Arria 10 GX SI |
| 10M/100M/1G/10G Ethernet amb 1588 |
10M/100M/1G/10G | 1G/10GbE i 10GBASE-KR PHY | Transceptor Intel Arria 10 GX SI |
| Ethernet 1G/2.5G | 1G/2.5G | 1G/2.5G/5G/10G Ethernet PHY de velocitat múltiple |
Transceptor Intel Arria 10 GX SI |
| Ethernet 1G/2.5G amb 1588 | 1G/2.5G | 1G/2.5G/5G/10G Ethernet PHY de velocitat múltiple |
Transceptor Intel Arria 10 GX SI |
| Ethernet 1G/2.5G/10G | 1G/2.5G/10G | 1G/2.5G/5G/10G Ethernet PHY de velocitat múltiple |
Transceptor Intel Arria 10 GX SI |
| Ethernet 10G USXGMII | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Ethernet PHY de velocitat múltiple |
Transceptor Intel Arria 10 GX SI |
Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
* Altres noms i marques es poden reclamar com a propietat d'altres.
1. Implementació de directrius per al subsistema Ethernet 10G mitjançant IP Intel® FPGA 10G MAC de baixa latència en dispositius Intel® Arria® 10
683347 | 2020.10.28
Nota:
Podeu accedir a tots els dissenys enumerats mitjançant l'editor de paràmetres IP 10G MAC Intel® FPGA de baixa latència del programari Intel Quartus Prime, excepte el disseny de referència Ethernet XAUI. Podeu obtenir el disseny de referència XAUI Ethernet a la botiga de disseny.
Intel ofereix IP MAC i PHY separades per als subsistemes Ethernet multitaxa de 10M a 1G per garantir una implementació flexible. Podeu crear una instancia d'Ethernet de baixa latència 10G MAC Intel FPGA IP amb 1G/2.5G/5G/10G Ethernet PHY de velocitat múltiple, Intel Arria 10 1G/10GbE i 10GBASE-KR PHY, o XAUI PHY i Intel Arria 10 Transceiver Native PHY per satisfer diferents requisits de disseny.
Informació relacionada
- Guia d'usuari d'Ethernet de baixa latència 10G MAC Intel FPGA IP
Proporciona informació detallada sobre la instanciació i la parametrització de la IP MAC. - Ethernet de baixa latència 10G MAC Intel Arria 10 FPGA IP Disseny Example Guia de l'usuari
Proporciona informació detallada sobre la instanciació i parametrització del disseny MAC, examples. - Guia d'usuari del transceptor Intel Arria 10 PHY
Proporciona informació detallada sobre la instanciació i la parametrització de la IP PHY. - Llista de verificació de depuració MAC d'Ethernet 10G de baixa latència
- AN 699: Ús de l'Altera Ethernet Design Toolkit
Aquest conjunt d'eines us ajuda a configurar i executar dissenys de referència Ethernet, així com a depurar qualsevol problema relacionat amb Ethernet. - Anàlisi de l'arbre d'errors per a un problema de corrupció de dades MAC 10G de baixa latència
- Arria 10 Low Latency Ethernet 10G MAC i XAUI PHY Reference Design
Proporciona el files per al disseny de referència.
1.1. Ethernet 10G MAC i transceptor Intel Arria 10 de baixa latència PHY Intel FPGA IP natives
Podeu configurar el transceptor Intel Arria 10 Native PHY Intel FPGA IP per implementar el 10GBASE-R PHY amb la capa física específica d'Ethernet funcionant a una velocitat de dades de 10.3125 Gbps tal com es defineix a la clàusula 49 de l'especificació IEEE 802.3-2008.
Aquesta configuració proporciona una IP Intel FPGA de XGMII a Ethernet de baixa latència 10G MAC i implementa un PHY d'un sol canal de 10.3 Gbps que proporciona una connexió directa a un mòdul òptic SFP+ mitjançant l'especificació elèctrica SFI.
Intel ofereix dos dissenys de subsistemes Ethernet 10GBASE-R, per exempleampi podeu generar aquests dissenys de manera dinàmica mitjançant l'editor de paràmetres IP FPGA Intel FPGA Ethernet 10G de baixa latència. Els dissenys admeten simulació funcional i proves de maquinari en kits de desenvolupament Intel designats.
Figura 2. Esquema de rellotge i restabliment per a Ethernet de baixa latència 10G MAC i transceptor Intel Arria 10 Native PHY a 10GBASE-R Design Example
Figura 3. Esquema de rellotge i restabliment per a Ethernet de baixa latència 10G MAC i transceptor Intel Arria 10 Native PHY a 10GBASE-R Design Example amb Registre Mode activat
Informació relacionada
Ethernet de baixa latència 10G MAC Intel Arria 10 FPGA IP Disseny Example Guia de l'usuari
Proporciona informació detallada sobre la instanciació i parametrització del disseny MAC, examples.
1.2. IP de baixa latència Ethernet 10G MAC i XAUI PHY Intel FPGA IP
El XAUI PHY Intel FPGA IP proporciona un XGMII a Low Latency Ethernet 10G MAC Intel FPGA IP i implementa quatre carrils cadascun a 3.125 Gbps a la interfície PMD.
XAUI PHY és una implementació específica de la capa física de l'enllaç Ethernet de 10 Gigabits definit a l'especificació IEEE 802.3ae-2008.
Podeu obtenir el disseny de referència per al subsistema 10GbE implementat mitjançant IP 10G MAC i XAUI PHY Intel FPGA d'Ethernet de baixa latència a Design Store. El disseny admet simulació funcional i proves de maquinari en el kit de desenvolupament Intel designat.
Figura 4. Esquema de rellotge i restabliment per a Ethernet 10G de baixa latència MAC i XAUI PHY Disseny de referència 
Informació relacionada
- Arria 10 Low Latency Ethernet 10G MAC i XAUI PHY Reference Design
Proporciona el files per al disseny de referència. - AN 794: Arria 10 Low Latency Ethernet 10G MAC i XAUI PHY Disseny de referència
1.3. Ethernet de baixa latència 10G MAC i 1G/10GbE i 10GBASEKR PHY Intel Arria 10 IP FPGA
Els 1G/10GbE i 10GBASE-KR PHY Intel Arria 10 FPGA IP proporcionen MII, GMII i XGMII a Ethernet de baixa latència 10G MAC Intel FPGA IP.
El 1G/10GbE i 10GBASE-KR PHY Intel Arria 10 FPGA IP implementen una PHY sèrie de 10Mbps/100Mbps/1Gbps/10Gbps d'un sol canal. Els dissenys proporcionen una connexió directa a mòduls connectables SFP+ de doble velocitat 1G/10GbE, 10M-10GbE 10GBASE-T i 10M/100M/1G/10GbE 1000BASE-T de coure dispositius PHY externs o interfícies xip a xip. Aquests nuclis IP admeten taxes de dades reconfigurables de 10Mbps/100Mbps/1Gbps/10Gbps.
Intel ofereix un disseny de doble velocitat 1G/10GbE i 10Mb/100Mb/1Gb/10GbE multivelocitat.ampi podeu generar aquests dissenys de manera dinàmica mitjançant la latència baixa
Editor de paràmetres IP Ethernet 10G MAC Intel FPGA. Els dissenys admeten simulació funcional i proves de maquinari en el kit de desenvolupament d'Intel designat.
La implementació del subsistema Ethernet de diverses velocitats utilitzant el disseny IP Intel Arria 1 FPGA 10G/10GbE o 10GBASE-KR PHY requereix restriccions manuals SDC per als rellotges IP PHY interns i la gestió de l'encreuament del domini del rellotge. Consulteu el fitxer altera_eth_top.sdc file en el disseny exampli per obtenir més informació sobre les restriccions de SDC create_generated_clock, set_clock_groups i set_false_path.
Figura 5. Esquema de rellotge i restabliment per a Ethernet de baixa latència 10G MAC i Intel Arria 10 1G/10GbE i 10GBASE-KR Design Example (mode 1G/10GbE)
Figura 6. Esquema de rellotge i restabliment per a Ethernet de baixa latència 10G MAC i Intel Arria 10 1G/10GbE i 10GBASE-KR Design Example (mode 10Mb/100Mb/1Gb/10GbE)
Informació relacionada
Ethernet de baixa latència 10G MAC Intel Arria 10 FPGA IP Disseny Example Guia de l'usuari
Proporciona informació detallada sobre la instanciació i parametrització del disseny MAC, examples.
1.4. Ethernet de baixa latència 10G MAC i 1G/2.5G/5G/10G Ethernet MultiRate PHY Intel FPGA IP
L'IP Intel FPGA PHY Intel FPGA 1G/2.5G/5G/10G per a dispositius Intel Arria 10 proporciona GMII i XGMII a l'IP Intel FPGA 10G MAC d'Ethernet de baixa latència.
El 1G/2.5G/5G/10G Ethernet PHY Intel FPGA IP per a dispositius Intel Arria 10 implementa un PHY sèrie d'un sol canal 1G/2.5G/5G/10Gbps. El disseny proporciona una connexió directa a mòduls connectables SFP+ de doble velocitat 1G/2.5 GbE, dispositius PHY externs de coure MGBASE-T i NBASE-T o interfícies xip a xip. Aquestes IP admeten taxes de dades reconfigurables 1G/2.5G/5G/10Gbps.
Intel ofereix 1G/2.5GbE de doble velocitat, 1G/2.5G/10GbE MGBASE-T de velocitat múltiple i 1G/2.5G/5G/10GbE MGBASE-T de disseny ex.ampi podeu generar aquests dissenys de forma dinàmica mitjançant l'editor de paràmetres IP FPGA Intel FPGA Ethernet 10G de baixa latència. Els dissenys admeten simulació funcional i proves de maquinari en el kit de desenvolupament d'Intel designat.
Figura 7. Esquema de rellotge i restabliment per a Ethernet de baixa latència 10G MAC i 1G/ 2.5G/5G/10G Ethernet de velocitat múltiple PHY Design Example (mode 1G/2.5G)
Per a les implementacions de subsistemes Ethernet MBASE-T 1G/2.5GbE i 1G/2.5G/10GbE de velocitat múltiple amb 1G/2.5G/5G/10G Ethernet PHY Intel FPGA IP, Intel recomana que copieu el mòdul de reconfiguració del transceptor (alt_mge_rcfg_a10. sv) amb el disseny example. Aquest mòdul reconfigura la velocitat del canal del transceptor d'1G a 2.5G, o a 10G, i viceversa.
La implementació del subsistema Ethernet MBASE-T de diverses velocitats 1G/2.5GbE i 1G/2.5G/10GbE també requereix restriccions SDC manuals per als rellotges IP PHY interns.
i maneig de creuament de domini de rellotge. Consulteu el fitxer altera_eth_top.sdc file en el disseny exampli per obtenir més informació sobre les restriccions de SDC create_generated_clock, set_clock_groups i set_false_path.
Figura 8. Esquema de rellotge i restabliment per a Ethernet de baixa latència 10G MAC i 1G/ 2.5G/5G/10G Ethernet de velocitat múltiple PHY Design Example (mode MBASE-T 1G/2.5G/10GbE) 
Figura 9. Esquema de rellotge i restabliment per a Ethernet de baixa latència 10G MAC i 1G/2.5G/5G/10G Ethernet de velocitat múltiple PHY Design Example (mode NBASE-T 1G/2.5G/5G/10GbE)
Informació relacionada
Ethernet de baixa latència 10G MAC Intel Arria 10 FPGA IP Disseny Example Guia de l'usuari Proporciona informació detallada sobre la instanciació i la parametrització del disseny MAC, pamples.
1.5. Historial de revisions de documents per a AN 795: Implementació de directrius per al subsistema Ethernet 10G mitjançant IP MAC Intel FPGA 10G de baixa latència en dispositius Intel Arria 10
| Versió del document | Canvis |
| 2020.10.28 | • Rebrandat com a Intel. • S'ha canviat el nom del document com a AN 795: Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC Intel FPGA IP in Intel Arria 10 Devices. |
| Data | Versió | Canvis |
| Febrer-17 | 2017.02.01 | Alliberament inicial. |
AN 795: Implementació de directrius per al subsistema Ethernet 10G que utilitza Low
Latència 10G MAC Intel ® FPGA IP en dispositius Intel® Arria® 10
Versió en línia
Envia comentaris
ID: 683347
Versió: 2020.10.28
Documents/Recursos
 |
Directrius d'implementació d'intel AN 795 per al subsistema Ethernet 10G mitjançant MAC 10G de baixa latència [pdfGuia de l'usuari AN 795 Directrius d'implementació per al subsistema Ethernet 10G que utilitza una MAC 10G de baixa latència, AN 795, Directrius d'implementació per al subsistema Ethernet 10G que utilitza MAC 10G de baixa latència, subsistema Ethernet que utilitza MAC 10G de baixa latència, MAC 10G de baixa latència |
