AN 795 Implementeringsretningslinjer for 10G
Ethernet-undersystem som bruker 10G MAC med lav ventetid
Brukerveiledning
AN 795 Implementeringsretningslinjer for 10G Ethernet-undersystem som bruker lav latens 10G MAC
AN 795: Implementering av retningslinjer for 10G Ethernet-undersystem ved bruk av lav latens 10G MAC Intel FPGA® IP i Intel ® Arria® 10-enheter
Implementering av retningslinjer for 10G Ethernet-undersystem som bruker lav latens 10G MAC Intel ® FPGA IP i Intel ® Arria® 10-enheter
Implementeringsretningslinjene viser deg hvordan du bruker Intels Low Latency 10G Media Access Controller (MAC) og PHY IP-er.
Figur 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC-system
Tabell 1. Intel® Arria® 10 Ethernet 10G MAC-design med lav latens
Denne tabellen viser alle Intel ® Arria® 10-designene for Low Latency Ethernet 10G MAC Intel FPGA IP.
| Design Eksample | MAC-variant | PHY | Utviklingssett |
| 10GBase-R Ethernet | 10G | Innfødt PHY | Intel Arria 10 GX Transceiver SI |
| 10GBase-R Registreringsmodus Ethernet |
10G | Innfødt PHY | Intel Arria 10 GX Transceiver SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE og 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/10G Ethernet med 1588 | 1G/10G | 1G/10GbE og 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE og 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet med 1588 |
10M/100M/1G/10G | 1G/10GbE og 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet med 1588 | 1G/2.5G | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel Corporation eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester.
*Andre navn og merker kan gjøres krav på som andres eiendom.
1. Implementering av retningslinjer for 10G Ethernet-undersystem som bruker lav latens 10G MAC Intel® FPGA IP i Intel® Arria® 10-enheter
683347 | 2020.10.28
Note:
Du kan få tilgang til alle de oppførte designene gjennom Low Latency Ethernet 10G MAC Intel® FPGA IP-parameterredigering i Intel Quartus Prime-programvaren, bortsett fra XAUI Ethernet-referansedesignet. Du kan få XAUI Ethernet-referansedesignet fra Design Store.
Intel tilbyr separate MAC- og PHY-IP-er for 10M til 1G Multi-rate Ethernet-undersystemer for å sikre fleksibel implementering. Du kan instansiere Low Latency Ethernet 10G MAC Intel FPGA IP med 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE og 10GBASE-KR PHY, eller XAUI PHY og Intel Arria 10 Transceiver Native PHY til imøtekomme ulike designkrav.
Relatert informasjon
- Low Latency Ethernet 10G MAC Intel FPGA IP brukerveiledning
Gir detaljert informasjon om instansiering og parameterisering av MAC IP. - Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Eksample brukerveiledning
Gir detaljert informasjon om instansiering og parameterisering av MAC-design f.eksamples. - Intel Arria 10 Transceiver PHY brukerveiledning
Gir detaljert informasjon om instansiering og parameterisering av PHY IP. - Low Latency Ethernet 10G MAC-feilsøkingssjekkliste
- AN 699: Bruke Altera Ethernet Design Toolkit
Dette verktøysettet hjelper deg med å konfigurere og kjøre Ethernet-referansedesign samt feilsøke eventuelle Ethernet-relaterte problemer. - Analyse av feiltre for lav latens 10G MAC-datakorrupsjonsproblem
- Arria 10 Low Latency Ethernet 10G MAC og XAUI PHY Reference Design
Gir den files for referansedesignet.
1.1. Low Latency Ethernet 10G MAC og Intel Arria 10 Transceiver Native PHY Intel FPGA IP-er
Du kan konfigurere Intel Arria 10 Transceiver Native PHY Intel FPGA IP til å implementere 10GBASE-R PHY med det Ethernet-spesifikke fysiske laget som kjører med 10.3125 Gbps datahastighet som definert i klausul 49 i IEEE 802.3-2008-spesifikasjonen.
Denne konfigurasjonen gir en XGMII til Low Latency Ethernet 10G MAC Intel FPGA IP og implementerer en enkeltkanals 10.3 Gbps PHY som gir en direkte tilkobling til en SFP+ optisk modul ved hjelp av SFI elektriske spesifikasjoner.
Intel tilbyr to 10GBASE-R Ethernet-undersystemdesign, f.eksamples og du kan generere disse designene dynamisk ved å bruke Low Latency Ethernet 10G MAC Intel FPGA IP-parameterredigering. Designene støtter funksjonell simulering og maskinvaretesting på utpekte Intel-utviklingssett.
Figur 2. Klokke- og tilbakestillingsskjema for Ethernet 10G MAC med lav ventetid og Intel Arria 10 Transceiver Native PHY i 10GBASE-R Design Example
Figur 3. Klokke- og tilbakestillingsskjema for Ethernet 10G MAC med lav latens og Intel Arria 10 Transceiver Native PHY i 10GBASE-R Design Example med Register Modus aktivert
Relatert informasjon
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Eksample brukerveiledning
Gir detaljert informasjon om instansiering og parameterisering av MAC-design f.eksamples.
1.2. Low Latency Ethernet 10G MAC og XAUI PHY Intel FPGA IP-er
XAUI PHY Intel FPGA IP gir en XGMII til Low Latency Ethernet 10G MAC Intel FPGA IP og implementerer fire baner hver på 3.125 Gbps ved PMD-grensesnittet.
XAUI PHY er en spesifikk fysisk lagimplementering av 10 Gigabit Ethernet-koblingen definert i IEEE 802.3ae-2008-spesifikasjonen.
Du kan få tak i referansedesignet for 10GbE-undersystemet implementert ved hjelp av Low Latency Ethernet 10G MAC og XAUI PHY Intel FPGA IP-er fra Design Store. Designet støtter funksjonell simulering og maskinvaretesting på utpekt Intel-utviklingssett.
Figur 4. Klokke- og tilbakestillingsskjema for Ethernet 10G MAC og XAUI PHY referansedesign med lav ventetid 
Relatert informasjon
- Arria 10 Low Latency Ethernet 10G MAC og XAUI PHY Reference Design
Gir den files for referansedesignet. - AN 794: Arria 10 Low Latency Ethernet 10G MAC og XAUI PHY Reference Design
1.3. Low Latency Ethernet 10G MAC og 1G/10GbE og 10GBASEKR PHY Intel Arria 10 FPGA IP-er
1G/10GbE og 10GBASE-KR PHY Intel Arria 10 FPGA IP gir MII, GMII og XGMII til Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/10GbE og 10GBASE-KR PHY Intel Arria 10 FPGA IP implementerer en enkeltkanals 10Mbps/100Mbps/1Gbps/10Gbps seriell PHY. Designene gir en direkte tilkobling til 1G/10GbE dobbelhastighets SFP+ pluggbare moduler, 10M–10GbE 10GBASE-T og 10M/100M/1G/10GbE 1000BASE-T kobber eksterne PHY-enheter, eller chip-til-chip-grensesnitt. Disse IP-kjernene støtter rekonfigurerbare 10Mbps/100Mbps/1Gbps/10Gbps datahastigheter.
Intel tilbyr tohastighets 1G/10GbE og multihastighets 10Mb/100Mb/1Gb/10GbE design eks.amples og du kan generere disse designene dynamisk ved å bruke Low Latency
Ethernet 10G MAC Intel FPGA IP-parameterredigerer. Designene støtter funksjonell simulering og maskinvaretesting på utpekt Intel-utviklingssett.
Multi-speed Ethernet-delsystemimplementeringen som bruker 1G/10GbE eller 10GBASE-KR PHY Intel Arria 10 FPGA IP-design krever manuelle SDC-begrensninger for de interne PHY IP-klokkene og håndtering av klokkedomenekryssing. Se altera_eth_top.sdc file i design eksamples for å vite mer om de nødvendige create_generated_clock, set_clock_groups og set_false_path SDC-begrensninger.
Figur 5. Klokke- og tilbakestillingsskjema for Ethernet 10G MAC og Intel Arria 10 1G/10GbE og 10GBASE-KR Design Example (1G/10GbE-modus)
Figur 6. Klokke- og tilbakestillingsskjema for Ethernet 10G MAC og Intel Arria 10 1G/10GbE og 10GBASE-KR Design Example (10Mb/100Mb/1Gb/10GbE-modus)
Relatert informasjon
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Eksample brukerveiledning
Gir detaljert informasjon om instansiering og parameterisering av MAC-design f.eksamples.
1.4. Low Latency Ethernet 10G MAC og 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP-er
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP for Intel Arria 10-enheter gir GMII og XGMII til Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP for Intel Arria 10-enheter implementerer en enkeltkanals 1G/2.5G/5G/10Gbps seriell PHY. Designet gir en direkte tilkobling til 1G/2.5GbE dobbel hastighet SFP+ pluggbare moduler, MGBASE-T og NBASE-T kobber eksterne PHY-enheter, eller chip-to-chip-grensesnitt. Disse IP-ene støtter rekonfigurerbare 1G/2.5G/5G/10Gbps datahastigheter.
Intel tilbyr tohastighets 1G/2.5GbE, multi-speed 1G/2.5G/10GbE MGBASE-T og flerhastighets 1G/2.5G/5G/10GbE MGBASE-T design eks.amples og du kan generere disse designene dynamisk ved å bruke Low Latency Ethernet 10G MAC Intel FPGA IP-parameterredigering. Designene støtter funksjonell simulering og maskinvaretesting på utpekt Intel-utviklingssett.
Figur 7. Klokke- og tilbakestillingsskjema for Ethernet 10G MAC og 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Eks.ample (1G/2.5G-modus)
For multi-speed 1G/2.5GbE og 1G/2.5G/10GbE MBASE-T Ethernet-delsystemimplementeringer som bruker 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP, anbefaler Intel at du kopierer transceiver-rekonfigurasjonsmodulen (alt_mge_rcfg_a10. sv) forsynt med design eksample. Denne modulen rekonfigurerer transceiver-kanalhastigheten fra 1G til 2.5G, eller til 10G, og omvendt.
Multi-speed 1G/2.5GbE og 1G/2.5G/10GbE MBASE-T Ethernet-delsystemimplementering krever også manuelle SDC-begrensninger for de interne PHY IP-klokkene
og håndtering av klokkedomenekryssing. Se altera_eth_top.sdc file i design eksamples for å vite mer om de nødvendige create_generated_clock, set_clock_groups og set_false_path SDC-begrensninger.
Figur 8. Klokke- og tilbakestillingsskjema for Ethernet 10G MAC og 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Eks.ample (1G/2.5G/10GbE MBASE-T-modus) 
Figur 9. Klokke- og tilbakestillingsskjema for Ethernet 10G MAC og 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Eks.ample (1G/2.5G/5G/10GbE NBASE-T-modus)
Relatert informasjon
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Eksample Brukerveiledning Gir detaljert informasjon om instansiering og parameterisering av MAC-design, f.eksamples.
1.5. Dokumentrevisjonshistorikk for AN 795: Implementering av retningslinjer for 10G Ethernet-undersystem ved bruk av lav latens 10G MAC Intel FPGA IP i Intel Arria 10-enheter
| Dokumentversjon | Endringer |
| 2020.10.28 | • Rebranded som Intel. • Omdøpt dokumentet til AN 795: Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC Intel FPGA IP in Intel Arria 10 Devices. |
| Dato | Versjon | Endringer |
| februar-17 | 2017.02.01 | Første utgivelse. |
AN 795: Implementering av retningslinjer for 10G Ethernet-undersystem ved bruk av lav
Latency 10G MAC Intel ® FPGA IP i Intel® Arria® 10-enheter
Online versjon
Send tilbakemelding
ID: 683347
Versjon: 2020.10.28
Dokumenter / Ressurser
 |
Intel AN 795 Implementeringsretningslinjer for 10G Ethernet-delsystem som bruker lav latens 10G MAC [pdfBrukerhåndbok AN 795 implementeringsretningslinjer for 10G Ethernet-delsystem som bruker lav latens 10G MAC, AN 795, implementeringsretningslinjer for 10G Ethernet-delsystem som bruker lav latens 10G MAC, Ethernet-undersystem som bruker lav latens 10G MAC, lav latens 10G MAC |
