intel AN 795 10G Ethernet azpisistemarako latentzia baxua erabiliz 10G MAC erabiltzailearen gida ezartzeko jarraibideak

AN 795 10Grako Ezartzeko Jarraibideak
Ethernet azpisistema 10G MAC latentzia baxua erabiliz
Erabiltzailearen Gida

Edukiak ezkutatu

1 AN 795 10G Ethernet azpisistemarako latentzia baxuko 10G MAC erabiliz inplementatzeko jarraibideak

2 10G Ethernet azpisistemarako jarraibideak ezartzea 10G MAC Intel ® FPGA IP Intel ® Arria® 10 gailuetan latentzia baxua erabiliz

3 Dokumentuak / Baliabideak

3.1 Erreferentziak

4 Erlazionatutako mezuak

AN 795 10G Ethernet azpisistemarako latentzia baxuko 10G MAC erabiliz inplementatzeko jarraibideak

AN 795: 10G Ethernet azpisistemarako jarraibideak ezartzea 10G MAC Intel FPGA® IP latentzia baxua erabiliz Intel ® Arria® 10 gailuetan

10G Ethernet azpisistemarako jarraibideak ezartzea 10G MAC Intel ® FPGA IP Intel ® Arria® 10 gailuetan latentzia baxua erabiliz

Inplementatzeko jarraibideek Intel-en Latentzia Baxuko 10G Media Access Controller (MAC) eta PHY IPak nola erabili erakusten dizute.
1. irudia. Intel® Arria® 10 Latentzia baxuko Ethernet 10G MAC sistema

1. taula. Intel® Arria® 10 Latentzia baxuko Ethernet 10G MAC diseinuak
Taula honek Intel ® Arria® 10 diseinu guztiak zerrendatzen ditu Latentzia baxuko Ethernet 10G MAC Intel FPGA IPrako.

Diseinua Adibample	MAC aldaera	FHY	Garapen Kit
10GBase-R Ethernet	10G	Bertako PHY	Intel Arria 10 GX Transceiver SI
10GBase-R Erregistro modua Ethernet	10G	Bertako PHY	Intel Arria 10 GX Transceiver SI
XAUI Ethernet	10G	XAUI PHY	Intel Arria 10 GX FPGA
1G/10G Ethernet	1G/10G	1G/10GbE eta 10GBASE-KR PHY	Intel Arria 10 GX Transceiver SI
1G/10G Ethernet 1588rekin	1G/10G	1G/10GbE eta 10GBASE-KR PHY	Intel Arria 10 GX Transceiver SI
10M/100M/1G/10G Ethernet	10M/100M/1G/10G	1G/10GbE eta 10GBASE-KR PHY	Intel Arria 10 GX Transceiver SI
10M/100M/1G/10G Ethernet 1588ekin	10M/100M/1G/10G	1G/10GbE eta 10GBASE-KR PHY	Intel Arria 10 GX Transceiver SI
1G/2.5G Ethernet	1G/2.5G	1G/2.5G/5G/10G Tasa anitzeko Ethernet PHY	Intel Arria 10 GX Transceiver SI
1G/2.5G Ethernet 1588rekin	1G/2.5G	1G/2.5G/5G/10G Tasa anitzeko Ethernet PHY	Intel Arria 10 GX Transceiver SI
1G/2.5G/10G Ethernet	1G/2.5G/10G	1G/2.5G/5G/10G Tasa anitzeko Ethernet PHY	Intel Arria 10 GX Transceiver SI
10G USXGMII Ethernet	1G/2.5G/5G/10G (USXGMII)	1G/2.5G/5G/10G Tasa anitzeko Ethernet PHY	Intel Arria 10 GX Transceiver SI

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik.
*Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
1. 10G Ethernet azpisistemarako jarraibideak ezartzea 10G MAC Intel® FPGA IP Intel® Arria® 10 gailuetan latentzia baxua erabiliz
683347 | 2020.10.28
Oharra:
Zerrendatutako diseinu guztietara sar zaitezke Latentzia Baxuko Ethernet 10G MAC Intel® FPGA IP parametro editorearen bidez Intel Quartus Prime softwarean, XAUI Ethernet erreferentzia-diseinua izan ezik. XAUI Ethernet erreferentzia diseinua Diseinu dendatik lor dezakezu.
Intel-ek MAC eta PHY IP bereiziak eskaintzen ditu 10M-tik 1G-ra arteko Ethernet azpisistemetarako, ezarpen malgua bermatzeko. Latentzia baxuko Ethernet 10G MAC Intel FPGA IP 1G/2.5G/5G/10G tasa anitzeko Ethernet PHYrekin, Intel Arria 10 1G/10GbE eta 10GBASE-KR PHYrekin edo XAUI PHY eta Intel Arria 10 Transceiver Native PHYrekin instantzia dezakezu. diseinu-baldintza desberdinak asetzeko.
Lotutako informazioa

Latentzia baxuko Ethernet 10G MAC Intel FPGA IP Erabiltzailearen Gida
MAC IP-a instantziatzeari eta parametrizatzeari buruzko informazio zehatza eskaintzen du.
Latentzia baxua Ethernet 10G MAC Intel Arria 10 FPGA IP Diseinua Example Erabiltzailearen Gida
MAC diseinua instantziatzeari eta parametrizatzeari buruzko informazio zehatza eskaintzen du, adibidezamples.

Intel Arria 10 Transceiver PHY erabiltzailearen gida
PHY IP-a instantziatzeari eta parametrizatzeari buruzko informazio zehatza eskaintzen du.
Latentzia baxuko Ethernet 10G MAC arazketa-zerrenda

AN 699: Altera Ethernet Design Toolkit erabiliz
Tresna-kit honek Ethernet erreferentzia-diseinuak konfiguratzen eta exekutatzen laguntzen dizu, baita Ethernetarekin lotutako edozein arazo arazketan ere.
Akatsen zuhaitzaren analisia latentzia baxuko 10G MAC datuen ustelkeriaren arazorako

Arria 10 Latentzia baxuko Ethernet 10G MAC eta XAUI PHY Erreferentzia Diseinua
Ematen du files erreferentzia diseinurako.

1.1. Latentzia baxuko Ethernet 10G MAC eta Intel Arria 10 Transceiver PHY jatorrizko Intel FPGA IPak
Intel Arria 10 Transceiver Native PHY Intel FPGA IP konfigura dezakezu 10GBASE-R PHY ezartzeko Ethernet geruza fisiko espezifikoa 10.3125 Gbps datu-abiaduran IEEE 49-802.3 zehaztapenaren 2008. klausulan definitutako moduan.
Konfigurazio honek XGMII-ra Latentzia Baxuko Ethernet 10G MAC Intel FPGA IP bat eskaintzen du eta kanal bakarreko 10.3 Gbps PHY bat inplementatzen du SFP+ modulu optiko batera zuzeneko konexioa eskainiz SFI zehaztapen elektrikoa erabiliz.
Intelek bi 10GBASE-R Ethernet azpisistema diseinu eskaintzen ditu, adibidezamples eta diseinu hauek dinamikoki sor ditzakezu Low Latency Ethernet 10G MAC Intel FPGA IP parametro editorea erabiliz. Diseinuek simulazio funtzionala eta hardware probak onartzen dituzte Intel garapen-kitetan.
2. Irudia. Erlojuaren eta berrezartzeko eskema Latentzia baxuko Ethernet 10G MAC eta Intel Arria 10 Transceiver Native PHY 10GBASE-R Design Exa-nmple

3. Irudia. Latentzia baxuko Ethernet 10G MAC eta Intel Arria 10 Transceiver Native PHY 10GBASE-R Design Ex-n erlojuaren eta berrezartzeko eskemaample Erregistroarekin Modu gaituta

Lotutako informazioa

Arria 10 Latentzia baxuko Ethernet 10G MAC eta XAUI PHY Erreferentzia Diseinua
Ematen du files erreferentzia diseinurako.
AN 794: Arria 10 Latentzia baxuko Ethernet 10G MAC eta XAUI PHY Erreferentzia Diseinua

1.3. Latentzia baxuko Ethernet 10G MAC eta 1G/10GbE eta 10GBASEKR PHY Intel Arria 10 FPGA IPak
1G/10GbE eta 10GBASE-KR PHY Intel Arria 10 FPGA IP-ek MII, GMII eta XGMII eskaintzen dituzte Latentzia Baxuko Ethernet 10G MAC Intel FPGA IP-ra.
1G/10GbE eta 10GBASE-KR PHY Intel Arria 10 FPGA IP-ek kanal bakarreko 10Mbps/100Mbps/1Gbps/10Gbps serieko PHY inplementatzen dute. Diseinuek konexio zuzena eskaintzen dute 1G/10GbE abiadura bikoitzeko SFP+ modulu entxufagarriekin, 10M-10GbE 10GBASE-T eta 10M/100M/1G/10GbE 1000BASE-T kobrezko kanpoko PHY gailuekin edo txip-to-chip interfazeekin. IP nukleo hauek 10Mbps/100Mbps/1Gbps/10Gbps datu-tasa birkonfiguragarriak onartzen dituzte.
Intelek abiadura bikoitzeko 1G/10GbE eta abiadura anitzeko 10Mb/100Mb/1Gb/10GbE diseinua eskaintzen du.ampfitxategiak eta diseinu hauek dinamikoki sor ditzakezu Latentzia Baxua erabiliz
Ethernet 10G MAC Intel FPGA IP parametro editorea. Diseinuek simulazio funtzionala eta hardware probak onartzen dituzte Intel garapen-kit batean.
Abiadura anitzeko Ethernet azpisistemaren ezarpenak 1G/10GbE edo 10GBASE-KR PHY erabiliz Intel Arria 10 FPGA IP diseinuak eskuzko SDC murriztapenak behar ditu barneko PHY IP erlojuetarako eta erloju-domeinuen gurutzaketa kudeatzeko. Ikus altera_eth_top.sdc file diseinuan adibidezampbeharrezko create_generated_clock, set_clock_groups eta set_false_path SDC murrizketei buruz gehiago jakiteko.
5. Irudia. Latentzia baxuko Ethernet 10G MAC eta Intel Arria 10 1G/10GbE eta 10GBASE-KR Design Ex erlojupeko eta berrezarri eskemaample (1G/10GbE modua)

6. Irudia. Latentzia baxuko Ethernet 10G MAC eta Intel Arria 10 1G/10GbE eta 10GBASE-KR Design Ex erlojupeko eta berrezarri eskemaample (10Mb/100Mb/1Gb/10GbE modua)

Lotutako informazioa
Latentzia baxua Ethernet 10G MAC Intel Arria 10 FPGA IP Diseinua Example Erabiltzailearen Gida
MAC diseinua instantziatzeari eta parametrizatzeari buruzko informazio zehatza eskaintzen du, adibidezamples.
1.4. Latentzia baxuko Ethernet 10G MAC eta 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IPak
Intel Arria 1 gailuetarako 2.5G/5G/10G/10G Multi-Rate Ethernet PHY Intel FPGA IP-ak GMII eta XGMII eskaintzen ditu Latentzia Baxuko Ethernet 10G MAC Intel FPGA IP-ra.
1G/2.5G/5G/10G Ethernet PHY Intel FPGA IP Intel Arria 10 gailuetarako kanal bakarreko 1G/2.5G/5G/10Gbps serieko PHY bat ezartzen du. Diseinuak konexio zuzena eskaintzen du 1G/2.5GbE abiadura bikoitzeko SFP+ modulu entxufagarrietara, MGBASE-T eta NBASE-T kobrezko kanpoko PHY gailuetara edo txip-tik txip interfazeetara. IP hauek 1G/2.5G/5G/10Gbps datu-tasa birkonfiguragarriak onartzen dituzte.
Intelek abiadura bikoitzeko 1G/2.5GbE, abiadura anitzeko 1G/2.5G/10GbE MGBASE-T eta abiadura anitzeko 1G/2.5G/5G/10GbE MGBASE-T diseinua eskaintzen du.amples eta diseinu hauek dinamikoki sor ditzakezu Low Latency Ethernet 10G MAC Intel FPGA IP parametro editorea erabiliz. Diseinuek simulazio funtzionala eta hardware probak onartzen dituzte Intel garapen-kit batean.
7. Irudia. Latentzia baxuko Ethernet 10G MAC eta 1G/ 2.5G/5G/10G Ethernet tasa anitzeko PHY Diseinua erlojupeko eta berrezarri eskemaample (1G/2.5G modua)

Abiadura anitzeko 1G/2.5GbE eta 1G/2.5G/10GbE MBASE-T Ethernet azpisistemaren inplementazioetarako 1G/2.5G/5G/10G tasa anitzeko Ethernet PHY Intel FPGA IP erabiliz, Intel-ek transzeisorearen birkonfigurazio modulua kopiatzea gomendatzen du (alt_mge_rcfg_a10. sv) diseinuarekin hornitutako adibample. Modulu honek transceptor kanalaren abiadura birkonfiguratzen du 1G-tik 2.5G-ra, edo 10G-ra, eta alderantziz.
Abiadura anitzeko 1G/2.5GbE eta 1G/2.5G/10GbE MBASE-T Ethernet azpisistemaren ezarpenak eskuzko SDC murrizketak ere behar ditu barneko PHY IP erlojuetarako.
eta erloju-domeinua zeharkatzeko maneiamendua. Ikus altera_eth_top.sdc file diseinuan adibidezampbeharrezko create_generated_clock, set_clock_groups eta set_false_path SDC murrizketei buruz gehiago jakiteko.
8. Irudia. Latentzia baxuko Ethernet 10G MAC eta 1G/ 2.5G/5G/10G Ethernet tasa anitzeko PHY Diseinua erlojupeko eta berrezarri eskemaample (1G/2.5G/10GbE MBASE-T modua) 9. Irudia. Erlojuaren eta berrezartzeko eskema Latentzia baxuko Ethernet 10G MAC eta 1G/2.5G/5G/10G Ethernet tasa anitzeko PHY Design Example (1G/2.5G/5G/10GbE NBASE-T modua)

Lotutako informazioa
Latentzia baxua Ethernet 10G MAC Intel Arria 10 FPGA IP Diseinua Example Erabiltzailearen Gida MAC diseinua instantziatzeari eta parametrizatzeari buruzko informazio zehatza eskaintzen du, adibidezamples.
1.5. AN 795 dokumentuaren berrikuspen-historia: 10G Ethernet azpisistemarako jarraibideak ezartzea latentzia baxua erabiliz 10G MAC Intel FPGA IP Intel Arria 10 gailuetan

Dokumentuaren bertsioa	Aldaketak
2020.10.28	• Intel izenez birmarkatu. • Dokumentua AN 795 izenez aldatu du: Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC Intel FPGA IP Intel Arria 10 Devices in Intel Arria XNUMX Devices.

Data	Bertsioa	Aldaketak
Otsailak-17	2017.02.01	Hasierako kaleratzea.

AN 795: 10G Ethernet azpisistema baxua erabiliz jarraibideak ezartzea
Latentzia 10G MAC Intel ® FPGA IP Intel® Arria® 10 gailuetan

Lineako bertsioa
Bidali Iritzia
ID: 683347
Bertsioa: 2020.10.28

Dokumentuak / Baliabideak

intel AN 795 10G Ethernet azpisistemarako latentzia baxua 10G MAC erabiliz inplementatzeko jarraibideak [pdfErabiltzailearen gida
AN 795 10G Ethernet azpisistemarako latentzia baxua erabiliz 10G MAC, AN 795, 10G Ethernet azpisistemarako jarraibideak ezartzeko 10G MAC, Ethernet azpisistema 10G MAC latentzia baxua erabiliz, 10G MAC latentzia baxua erabiliz