AN 795 10G 实施指南
使用低延迟 10G MAC 的以太网子系统
用户指南
AN 795 使用低延迟 10G MAC 的 10G 以太网子系统实施指南
AN 795：在英特尔® Arria® 10 设备中使用低延迟 10G MAC 英特尔 FPGA® IP 的 10G 以太网子系统实施指南
在英特尔® Arria® 10 设备中使用低延迟 10G MAC 英特尔® FPGA IP 实施 10G 以太网子系统指南
实施指南向您展示了如何使用英特尔的低延迟 10G 媒体访问控制器 (MAC) 和 PHY IP。
图 1. 英特尔® Arria® 10 低延迟以太网 10G MAC 系统
表 1. 英特尔® Arria® 10 低延迟以太网 10G MAC 设计
此表列出了适用于低延迟以太网 10G MAC 英特尔 FPGA IP 的所有英特尔® Arria® 10 设计。
| 设计防爆ample | MAC变体 | 物理层 | 开发套件 |
| 10GBase-R 以太网 | 10G | 原生 PHY | 英特尔 Arria 10 GX 收发器 SI |
| 10GBase-R 寄存器模式 以太网 |
10G | 原生 PHY | 英特尔 Arria 10 GX 收发器 SI |
| XAUI以太网 | 10G | XAUI 物理层 | 英特尔 Arria 10 GX FPGA |
| 1G/10G 以太网 | 1G/10G | 1G/10GbE 和 10GBASE-KR PHY | 英特尔 Arria 10 GX 收发器 SI |
| 1G/10G以太网带1588 | 1G/10G | 1G/10GbE 和 10GBASE-KR PHY | 英特尔 Arria 10 GX 收发器 SI |
| 10M/100M/1G/10G以太网 | 10M/100M/1G/10G | 1G/10GbE 和 10GBASE-KR PHY | 英特尔 Arria 10 GX 收发器 SI |
| 10M/100M/1G/10G以太网 1588 |
10M/100M/1G/10G | 1G/10GbE 和 10GBASE-KR PHY | 英特尔 Arria 10 GX 收发器 SI |
| 1G/2.5G 以太网 | 1G/2.5G | 1G/2.5G/5G/10G 多速率以太网 PHY |
英特尔 Arria 10 GX 收发器 SI |
| 1G/2.5G以太网带1588 | 1G/2.5G | 1G/2.5G/5G/10G 多速率以太网 PHY |
英特尔 Arria 10 GX 收发器 SI |
| 1G/2.5G/10G以太网 | 1G/2.5G/10G | 1G/2.5G/5G/10G 多速率以太网 PHY |
英特尔 Arria 10 GX 收发器 SI |
| 10G USXGMII 以太网 | 1G/2.5G/5G/10G（USXGMII） | 1G/2.5G/5G/10G 多速率以太网 PHY |
英特尔 Arria 10 GX 收发器 SI |
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1. 在英特尔® Arria® 10 设备中使用低延迟 10G MAC 英特尔® FPGA IP 的 10G 以太网子系统实施指南
683347 | 2020.10.28
笔记：
您可以通过英特尔 Quartus Prime 软件中的低延迟以太网 10G MAC 英特尔® FPGA IP 参数编辑器访问所有列出的设计，XAUI 以太网参考设计除外。 您可以从设计商店获取 XAUI 以太网参考设计。
英特尔为 10M 至 1G 多速率以太网子系统提供单独的 MAC 和 PHY IP，以确保灵活实施。 您可以使用 10G/1G/2.5G/5G 多速率以太网 PHY、英特尔 Arria 10 10G/1GbE 和 10GBASE-KR PHY，或 XAUI PHY 和英特尔 Arria 10 收发器原生 PHY 实例化低延迟以太网 10G MAC 英特尔 FPGA IP，以满足不同的设计需求。
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该工具包可帮助您配置和运行以太网参考设计以及调试任何与以太网相关的问题。 - 低延迟 10G MAC 数据损坏问题的故障树分析
- Arria 10 低延迟以太网 10G MAC 和 XAUI PHY 参考设计
提供 file参考设计。
1.1. 低延迟以太网 10G MAC 和英特尔 Arria 10 收发器原生 PHY 英特尔 FPGA IP
您可以配置英特尔 Arria 10 收发器原生 PHY 英特尔 FPGA IP 以实现 10GBASE-R PHY，其中以太网特定物理层以 10.3125 Gbps 数据速率运行，如 IEEE 49-802.3 规范第 2008 条所定义。
此配置为低延迟以太网 10G MAC 英特尔 FPGA IP 提供 XGMII，并实现单通道 10.3 Gbps PHY，提供与使用 SFI 电气规范的 SFP+ 光学模块的直接连接。
英特尔提供两个 10GBASE-R 以太网子系统设计实例amp文件，您可以使用低延迟以太网 10G MAC 英特尔 FPGA IP 参数编辑器动态生成这些设计。 这些设计支持在指定的英特尔开发套件上进行功能仿真和硬件测试。
图 2. 10GBASE-R 设计示例中低延迟以太网 10G MAC 和英特尔 Arria 10 收发器原生 PHY 的时钟和复位方案样本
图 3. 10GBASE-R 设计实例中低延迟以太网 10G MAC 和英特尔 Arria 10 收发器原生 PHY 的时钟和复位方案amp带寄存器的文件 模式启用
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1.2. 低延迟以太网 10G MAC 和 XAUI PHY 英特尔 FPGA IP
XAUI PHY 英特尔 FPGA IP 为低延迟以太网 10G MAC 英特尔 FPGA IP 提供了一个 XGMII，并在 PMD 接口上以 3.125 Gbps 的速度实现了四个通道。
XAUI PHY 是 IEEE 10ae-802.3 规范中定义的 2008 Gigabit 以太网链路的特定物理层实现。
您可以从 Design Store 获取使用低延迟以太网 10G MAC 和 XAUI PHY Intel FPGA IP 实施的 10GbE 子系统的参考设计。 该设计支持在指定的英特尔开发套件上进行功能仿真和硬件测试。
图 4. 低延迟以太网 10G MAC 和 XAUI PHY 参考设计的时钟和复位方案 
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1.3. 低延迟以太网 10G MAC 和 1G/10GbE 和 10GBASEKR PHY 英特尔 Arria 10 FPGA IP
1G/10GbE 和 10GBASE-KR PHY 英特尔 Arria 10 FPGA IP 为低延迟以太网 10G MAC 英特尔 FPGA IP 提供 MII、GMII 和 XGMII。
1G/10GbE 和 10GBASE-KR PHY 英特尔 Arria 10 FPGA IP 实现了单通道 10Mbps/100Mbps/1Gbps/10Gbps 串行 PHY。 这些设计提供与 1G/10GbE 双速 SFP+ 可插拔模块、10M–10GbE 10GBASE-T 和 10M/100M/1G/10GbE 1000BASE-T 铜缆外部 PHY 设备或芯片到芯片接口的直接连接。 这些 IP 内核支持可重新配置的 10Mbps/100Mbps/1Gbps/10Gbps 数据速率。
英特尔提供双速 1G/10GbE 和多速 10Mb/100Mb/1Gb/10GbE 设计实例amp文件，您可以使用低延迟动态生成这些设计
以太网 10G MAC Intel FPGA IP 参数编辑器。 这些设计支持在指定的英特尔开发套件上进行功能仿真和硬件测试。
使用 1G/10GbE 或 10GBASE-KR PHY 英特尔 Arria 10 FPGA IP 设计的多速以太网子系统实现需要针对内部 PHY IP 时钟和时钟域交叉处理的手动 SDC 约束。 参考altera_eth_top.sdc file 在设计前amp了解有关所需的 create_generated_clock、set_clock_groups 和 set_false_path SDC 约束的更多信息。
图 5. 低延迟以太网 10G MAC 和英特尔 Arria 10 1G/10GbE 和 10GBASE-KR 设计示例的时钟和复位方案ample（1G/10GbE 模式）
图 6. 低延迟以太网 10G MAC 和英特尔 Arria 10 1G/10GbE 和 10GBASE-KR 设计示例的时钟和复位方案amp文件（10Mb/100Mb/1Gb/10GbE 模式）
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1.4. 低延迟以太网 10G MAC 和 1G/2.5G/5G/10G 多速率以太网 PHY 英特尔 FPGA IP
用于英特尔 Arria 1 设备的 2.5G/5G/10G/10G 多速率以太网 PHY 英特尔 FPGA IP 为低延迟以太网 10G MAC 英特尔 FPGA IP 提供 GMII 和 XGMII。
用于英特尔 Arria 1 设备的 2.5G/5G/10G/10G 多速率以太网 PHY 英特尔 FPGA IP 实现了单通道 1G/2.5G/5G/10Gbps 串行 PHY。 该设计提供与 1G/2.5GbE 双速 SFP+ 可插拔模块、MGBASE-T 和 NBASE-T 铜质外部 PHY 设备或芯片到芯片接口的直接连接。 这些 IP 支持可重新配置的 1G/2.5G/5G/10Gbps 数据速率。
英特尔提供双速 1G/2.5GbE、多速 1G/2.5G/10GbE MGBASE-T 和多速 1G/2.5G/5G/10GbE MGBASE-T 设计示例amp文件，您可以使用低延迟以太网 10G MAC 英特尔 FPGA IP 参数编辑器动态生成这些设计。 这些设计支持在指定的英特尔开发套件上进行功能仿真和硬件测试。
图 7. 低延迟以太网 10G MAC 和 1G/2.5G/5G/10G 多速率以太网 PHY 设计示例的时钟和复位方案amp乐（1G/2.5G 模式）
对于使用 1G/2.5G/1G/2.5G 多速率以太网 PHY 英特尔 FPGA IP 的多速 10G/1GbE 和 2.5G/5G/10GbE MBASE-T 以太网子系统实施，英特尔建议您复制收发器重配置模块 (alt_mge_rcfg_a10. sv) 随设计提供amp乐。 该模块将收发器通道速度从 1G 重新配置为 2.5G，或 10G，反之亦然。
多速 1G/2.5GbE 和 1G/2.5G/10GbE MBASE-T 以太网子系统实施还需要对内部 PHY IP 时钟进行手动 SDC 约束
和时钟域交叉处理。 参考altera_eth_top.sdc file 在设计前amp了解有关所需的 create_generated_clock、set_clock_groups 和 set_false_path SDC 约束的更多信息。
图 8. 低延迟以太网 10G MAC 和 1G/2.5G/5G/10G 多速率以太网 PHY 设计示例的时钟和复位方案ample（1G/2.5G/10GbE MBASE-T 模式） 
图 9. 低延迟以太网 10G MAC 和 1G/2.5G/5G/10G 多速率以太网 PHY 设计示例的时钟和复位方案ample（1G/2.5G/5G/10GbE NBASE-T 模式）
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1.5. AN 795 的文档修订历史：在英特尔 Arria 10 设备中使用低延迟 10G MAC 英特尔 FPGA IP 实施 10G 以太网子系统指南
| 文档版本 | 更改 |
| 2020.10.28 | • 更名为英特尔。 • 将文档重命名为 AN 795：在英特尔 Arria 10 设备中使用低延迟 10G MAC 英特尔 FPGA IP 实施 10G 以太网子系统指南。 |
| 日期 | 版本 | 更改 |
| 17 月 XNUMX 日 | 2017.02.01 | 初始版本。 |
AN 795：使用低功耗的 10G 以太网子系统实施指南
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编号：683347
版本：2020.10.28
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