AN 795 ຂໍ້ແນະນຳການຈັດຕັ້ງປະຕິບັດສຳລັບ 10G
ລະບົບຍ່ອຍອີເທີເນັດໃຊ້ 10G MAC latency ຕ່ຳ
ຄູ່ມືຜູ້ໃຊ້
ຂໍ້ແນະນຳການຈັດຕັ້ງປະຕິບັດ AN 795 ສໍາລັບລະບົບຍ່ອຍ 10G Ethernet ໂດຍໃຊ້ Latency 10G MAC ຕ່ຳ
AN 795: ການຈັດຕັ້ງປະຕິບັດຂໍ້ແນະນຳສຳລັບລະບົບຍ່ອຍ 10G Ethernet ໂດຍໃຊ້ Low Latency 10G MAC Intel FPGA® IP ໃນອຸປະກອນ Intel ® Arria® 10
ການຈັດຕັ້ງປະຕິບັດຂໍ້ແນະນຳສຳລັບລະບົບຍ່ອຍ 10G Ethernet ໂດຍໃຊ້ Low Latency 10G MAC Intel ® FPGA IP ໃນອຸປະກອນ Intel ® Arria® 10
ຂໍ້ແນະນຳການຈັດຕັ້ງປະຕິບັດຈະສະແດງໃຫ້ທ່ານເຫັນວິທີໃຊ້ຕົວຄວບຄຸມການເຂົ້າໃຊ້ສື່ຂອງ Intel Low Latency 10G Media Access Controller (MAC) ແລະ PHY IPs.
ຮູບ 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC System
ຕາຕະລາງ 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC Designs
ຕາຕະລາງນີ້ສະແດງທຸກການອອກແບບ Intel ® Arria® 10 ສໍາລັບ Low Latency Ethernet 10G MAC Intel FPGA IP.
| ການອອກແບບ Example | ຮຸ່ນ MAC | PHY | ຊຸດພັດທະນາ |
| 10GBase-R ອີເທີເນັດ | 10ກ | PHY ເດີມ | Intel Arria 10 GX Transceiver SI |
| ໂໝດລົງທະບຽນ 10GBase-R ອີເທີເນັດ |
10ກ | PHY ເດີມ | Intel Arria 10 GX Transceiver SI |
| XAUI Ethernet | 10ກ | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G ອີເທີເນັດ | 1G/10G | 1G/10GbE ແລະ 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/10G Ethernet ກັບ 1588 | 1G/10G | 1G/10GbE ແລະ 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G ອີເທີເນັດ | 10M/100M/1G/10G | 1G/10GbE ແລະ 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G ອີເທີເນັດ ກັບ 1588 |
10M/100M/1G/10G | 1G/10GbE ແລະ 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/2.5G ອີເທີເນັດ | 1G/2.5G | 1G/2.5G/5G/10G ຫຼາຍອັດຕາອີເທີເນັດ PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet ກັບ 1588 | 1G/2.5G | 1G/2.5G/5G/10G ຫຼາຍອັດຕາອີເທີເນັດ PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G/10G ອີເທີເນັດ | 1G/2.5G/10G | 1G/2.5G/5G/10G ຫຼາຍອັດຕາອີເທີເນັດ PHY |
Intel Arria 10 GX Transceiver SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G ຫຼາຍອັດຕາອີເທີເນັດ PHY |
Intel Arria 10 GX Transceiver SI |
ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນຕາມການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຖືກແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ.
*ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
1. ການຈັດຕັ້ງປະຕິບັດຂໍ້ແນະນຳສຳລັບລະບົບຍ່ອຍ 10G Ethernet ໂດຍໃຊ້ Low Latency 10G MAC Intel® FPGA IP ໃນອຸປະກອນ Intel® Arria® 10
683347 | 2020.10.28
ໝາຍເຫດ:
ທ່ານສາມາດເຂົ້າເຖິງການອອກແບບທັງໝົດທີ່ມີລາຍຊື່ຜ່ານຕົວແກ້ໄຂພາຣາມິເຕີ Low Latency Ethernet 10G MAC Intel® FPGA IP ໃນຊອບແວ Intel Quartus Prime, ຍົກເວັ້ນການອອກແບບອ້າງອີງ XAUI Ethernet. ທ່ານສາມາດໄດ້ຮັບການອອກແບບອ້າງອີງ XAUI Ethernet ຈາກຮ້ານອອກແບບ.
Intel ສະຫນອງ MAC ແລະ PHY IPs ແຍກຕ່າງຫາກສໍາລັບລະບົບຍ່ອຍ 10M ຫາ 1G Multi-rate Ethernet ເພື່ອຮັບປະກັນການປະຕິບັດທີ່ຍືດຫຍຸ່ນ. ທ່ານສາມາດເຮັດການເລັ່ງລັດຕ່ຳ Ethernet 10G MAC Intel FPGA IP ດ້ວຍ 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE ແລະ 10GBASE-KR PHY, ຫຼື XAUI PHY ແລະ Intel Arria 10PHY Transceiver ກັບ Native. ຕອບສະຫນອງຄວາມຕ້ອງການອອກແບບທີ່ແຕກຕ່າງກັນ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
- Low Latency Ethernet 10G MAC Intel FPGA IP ຄູ່ມືຜູ້ໃຊ້
ສະຫນອງຂໍ້ມູນລະອຽດກ່ຽວກັບການ instantiating ແລະ parameterizing MAC IP. - Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້
ສະຫນອງຂໍ້ມູນລະອຽດກ່ຽວກັບການ instantiating ແລະ parameterizing ການອອກແບບ MAC examples. - ຄູ່ມືຜູ້ໃຊ້ Intel Arria 10 Transceiver PHY
ສະໜອງຂໍ້ມູນລະອຽດກ່ຽວກັບການເລັ່ງລັດ ແລະ ການກຳນົດຄ່າ PHY IP. - ລາຍຊື່ກວດສອບການດີບັກອີເທີເນັດ 10G MAC Latency ຕ່ຳ
- AN 699: ການໃຊ້ Altera Ethernet Design Toolkit
ຊຸດເຄື່ອງມືນີ້ຊ່ວຍໃຫ້ທ່ານສາມາດຕັ້ງຄ່າ ແລະດໍາເນີນການອອກແບບການອ້າງອິງ Ethernet ເຊັ່ນດຽວກັນກັບການແກ້ໄຂບັນຫາ Ethernet ທີ່ກ່ຽວຂ້ອງ. - Fault Tree Analysis for Low Latency 10G MAC Data corruption ບັນຫາ
- Arria 10 Low Latency Ethernet 10G MAC ແລະ XAUI PHY Reference Design
ສະຫນອງການ files ສໍາລັບການອອກແບບອ້າງອີງ.
1.1. Low Latency Ethernet 10G MAC ແລະ Intel Arria 10 Transceiver Native PHY Intel FPGA IPs
ທ່ານສາມາດກໍາຫນົດຄ່າ Intel Arria 10 Transceiver Native PHY Intel FPGA IP ເພື່ອປະຕິບັດ 10GBASE-R PHY ກັບຊັ້ນທາງດ້ານຮ່າງກາຍສະເພາະ Ethernet ທີ່ແລ່ນຢູ່ໃນອັດຕາຂໍ້ມູນ 10.3125 Gbps ຕາມທີ່ໄດ້ກໍານົດໄວ້ໃນຂໍ້ 49 ຂອງຂໍ້ກໍານົດ IEEE 802.3-2008.
ການຕັ້ງຄ່ານີ້ສະຫນອງ XGMII ກັບ Low Latency Ethernet 10G MAC Intel FPGA IP ແລະປະຕິບັດຊ່ອງດຽວ 10.3 Gbps PHY ສະຫນອງການເຊື່ອມຕໍ່ໂດຍກົງກັບໂມດູນ optical SFP+ ໂດຍໃຊ້ SFI ສະເພາະໄຟຟ້າ.
Intel ສະເໜີໃຫ້ສອງ 10GBASE-R Ethernet subsystem design examples ແລະທ່ານສາມາດສ້າງການອອກແບບເຫຼົ່ານີ້ແບບເຄື່ອນໄຫວໂດຍໃຊ້ຕົວແກ້ໄຂພາລາມິເຕີ Low Latency Ethernet 10G MAC Intel FPGA IP. ການອອກແບບສະຫນັບສະຫນູນການຈໍາລອງທີ່ເປັນປະໂຫຍດແລະການທົດສອບຮາດແວໃນຊຸດການພັດທະນາ Intel ທີ່ກໍານົດໄວ້.
ຮູບທີ 2. ຮູບແບບການໂມງ ແລະຣີເຊັດສຳລັບ Low Latency Ethernet 10G MAC ແລະ Intel Arria 10 Transceiver Native PHY ໃນ 10GBASE-R Design Example
ຮູບທີ 3. ຮູບແບບການໂມງ ແລະຣີເຊັດສຳລັບ Low Latency Ethernet 10G MAC ແລະ Intel Arria 10 Transceiver Native PHY ໃນ 10GBASE-R Design Example ກັບລົງທະບຽນ ໂໝດເປີດແລ້ວ
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້
ສະຫນອງຂໍ້ມູນລະອຽດກ່ຽວກັບການ instantiating ແລະ parameterizing ການອອກແບບ MAC examples.
1.2. Low Latency Ethernet 10G MAC ແລະ XAUI PHY Intel FPGA IPs
XAUI PHY Intel FPGA IP ສະຫນອງ XGMII ກັບ Low Latency Ethernet 10G MAC Intel FPGA IP ແລະປະຕິບັດສີ່ເລນແຕ່ລະຄົນຢູ່ທີ່ 3.125 Gbps ໃນການໂຕ້ຕອບ PMD.
XAUI PHY ແມ່ນການປະຕິບັດຊັ້ນທາງດ້ານຮ່າງກາຍສະເພາະຂອງການເຊື່ອມຕໍ່ 10 Gigabit Ethernet ທີ່ກໍານົດໄວ້ໃນ IEEE 802.3ae-2008.
ທ່ານສາມາດໄດ້ຮັບການອອກແບບອ້າງອີງສໍາລັບລະບົບຍ່ອຍ 10GbE ທີ່ປະຕິບັດໂດຍໃຊ້ Low Latency Ethernet 10G MAC ແລະ XAUI PHY Intel FPGA IPs ຈາກຮ້ານອອກແບບ. ການອອກແບບສະຫນັບສະຫນູນການຈໍາລອງທີ່ເປັນປະໂຫຍດແລະການທົດສອບຮາດແວໃນຊຸດການພັດທະນາ Intel ທີ່ກໍານົດໄວ້.
ຮູບທີ 4. ຮູບແບບການໂມງ ແລະຣີເຊັດສຳລັບ Low Latency Ethernet 10G MAC ແລະ XAUI PHY Reference Design 
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
- Arria 10 Low Latency Ethernet 10G MAC ແລະ XAUI PHY Reference Design
ສະຫນອງການ files ສໍາລັບການອອກແບບອ້າງອີງ. - AN 794: Arria 10 Low Latency Ethernet 10G MAC ແລະການອອກແບບອ້າງອີງ XAUI PHY
1.3. Low Latency Ethernet 10G MAC ແລະ 1G/10GbE ແລະ 10GBASEKR PHY Intel Arria 10 FPGA IPs
1G/10GbE ແລະ 10GBASE-KR PHY Intel Arria 10 FPGA IP ສະໜອງ MII, GMII ແລະ XGMII ໃຫ້ກັບ Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/10GbE ແລະ 10GBASE-KR PHY Intel Arria 10 FPGA IP ປະຕິບັດຊ່ອງດຽວ 10Mbps/100Mbps/1Gbps/10Gbps serial PHY. ການອອກແບບສະຫນອງການເຊື່ອມຕໍ່ໂດຍກົງກັບ 1G/10GbE ໂມດູນສຽບ SFP+ ຄວາມໄວຄູ່, 10M–10GbE 10GBASE-T ແລະ 10M/100M/1G/10GbE 1000BASE-T ທອງແດງອຸປະກອນ PHY ພາຍນອກ, ຫຼືການໂຕ້ຕອບຂອງຊິບຫາຊິບ. ຫຼັກ IP ເຫຼົ່ານີ້ຮອງຮັບອັດຕາຂໍ້ມູນ 10Mbps/100Mbps/1Gbps/10Gbps ທີ່ສາມາດປັບຕັ້ງຄ່າໄດ້.
Intel ສະຫນອງຄວາມໄວຄູ່ 1G / 10GbE ແລະຫຼາຍຄວາມໄວ 10Mb / 100Mb / 1Gb / 10GbE ການອອກແບບ examples ແລະທ່ານສາມາດສ້າງການອອກແບບເຫຼົ່ານີ້ແບບເຄື່ອນໄຫວໂດຍໃຊ້ Low Latency
ຕົວແກ້ໄຂພາລາມິເຕີ Ethernet 10G MAC Intel FPGA IP. ການອອກແບບສະຫນັບສະຫນູນການຈໍາລອງທີ່ເປັນປະໂຫຍດແລະການທົດສອບຮາດແວໃນຊຸດການພັດທະນາ Intel ທີ່ກໍານົດໄວ້.
ການປະຕິບັດລະບົບຍ່ອຍອີເທີເນັດຫຼາຍຄວາມໄວໂດຍໃຊ້ 1G/10GbE ຫຼື 10GBASE-KR PHY ການອອກແບບ Intel Arria 10 FPGA IP ຮຽກຮ້ອງໃຫ້ມີຂໍ້ຈໍາກັດ SDC ຄູ່ມືສໍາລັບໂມງ PHY IP ພາຍໃນແລະການຈັດການຂ້າມໂດເມນໂມງ. ອ້າງອີງເຖິງ altera_eth_top.sdc file ໃນການອອກແບບ exampໃຫ້ພວກເຮົາຮູ້ເພີ່ມເຕີມກ່ຽວກັບການສ້າງ_generated_clock, set_clock_groups ແລະ set_false_path SDC ທີ່ກໍານົດໄວ້.
ຮູບທີ 5. ຮູບແບບໂມງ ແລະຣີເຊັດສຳລັບ Low Latency Ethernet 10G MAC ແລະ Intel Arria 10 1G/10GbE ແລະ 10GBASE-KR Design Example (ໂໝດ 1G/10GbE)
ຮູບທີ 6. ຮູບແບບໂມງ ແລະຣີເຊັດສຳລັບ Low Latency Ethernet 10G MAC ແລະ Intel Arria 10 1G/10GbE ແລະ 10GBASE-KR Design Example (ໂໝດ 10Mb/100Mb/1Gb/10GbE)
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້
ສະຫນອງຂໍ້ມູນລະອຽດກ່ຽວກັບການ instantiating ແລະ parameterizing ການອອກແບບ MAC examples.
1.4. Low Latency Ethernet 10G MAC ແລະ 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IPs
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP ສໍາລັບອຸປະກອນ Intel Arria 10 ໃຫ້ GMII ແລະ XGMII ໃຫ້ກັບ Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP ສໍາລັບອຸປະກອນ Intel Arria 10 ປະຕິບັດ 1G/2.5G/5G/10Gbps serial PHY ຊ່ອງດຽວ. ການອອກແບບສະຫນອງການເຊື່ອມຕໍ່ໂດຍກົງກັບ 1G / 2.5GbE ໂມດູນທີ່ມີຄວາມໄວສອງ SFP + pluggable, MGBASE-T ແລະ NBASE-T ທອງແດງອຸປະກອນ PHY ພາຍນອກ, ຫຼືຕົວເຊື່ອມຕໍ່ chip-to-chip. IP ເຫຼົ່ານີ້ຮອງຮັບອັດຕາຂໍ້ມູນ 1G/2.5G/5G/10Gbps ທີ່ສາມາດປັບຕັ້ງຄ່າໄດ້.
Intel ສະໜອງຄວາມໄວຄູ່ 1G/2.5GbE, ຫຼາຍຄວາມໄວ 1G/2.5G/10GbE MGBASE-T, ແລະຫຼາຍຄວາມໄວ 1G/2.5G/5G/10GbE ການອອກແບບ MGBASE-T examples ແລະທ່ານສາມາດສ້າງການອອກແບບເຫຼົ່ານີ້ແບບເຄື່ອນໄຫວໂດຍໃຊ້ຕົວແກ້ໄຂພາລາມິເຕີ Low Latency Ethernet 10G MAC Intel FPGA IP. ການອອກແບບສະຫນັບສະຫນູນການຈໍາລອງທີ່ເປັນປະໂຫຍດແລະການທົດສອບຮາດແວໃນຊຸດການພັດທະນາ Intel ທີ່ກໍານົດໄວ້.
ຮູບທີ 7. ຮູບແບບການໂມງ ແລະຣີເຊັດສຳລັບ Low Latency Ethernet 10G MAC ແລະ 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (ໂໝດ 1G/2.5G)
ສໍາລັບຫຼາຍຄວາມໄວ 1G/2.5GbE ແລະ 1G/2.5G/10GbE MBASE-T ການຈັດຕັ້ງປະຕິບັດລະບົບຍ່ອຍອີເທີເນັດໂດຍໃຊ້ 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP, Intel ແນະນໍາໃຫ້ທ່ານຄັດລອກໂມດູນການປັບຄ່າ transceiver (alt_mge_rrfg_ sv) ສະຫນອງໃຫ້ກັບການອອກແບບ exampເລ. ໂມດູນນີ້ປັບຄ່າຄວາມໄວຊ່ອງຮັບສັນຍານຄືນໃໝ່ຈາກ 1G ຫາ 2.5G, ຫຼືເປັນ 10G, ແລະໃນທາງກັບກັນ.
ການປະຕິບັດລະບົບຍ່ອຍ 1G/2.5GbE ແລະ 1G/2.5G/10GbE MBASE-T Ethernet ຍັງຮຽກຮ້ອງໃຫ້ມີຂໍ້ຈໍາກັດ SDC ຄູ່ມືສໍາລັບໂມງ PHY IP ພາຍໃນ.
ແລະການຈັດການຂ້າມໂດເມນໂມງ. ອ້າງອີງເຖິງ altera_eth_top.sdc file ໃນການອອກແບບ exampໃຫ້ພວກເຮົາຮູ້ເພີ່ມເຕີມກ່ຽວກັບການສ້າງ_generated_clock, set_clock_groups ແລະ set_false_path SDC ທີ່ກໍານົດໄວ້.
ຮູບທີ 8. ຮູບແບບການໂມງ ແລະຣີເຊັດສຳລັບ Low Latency Ethernet 10G MAC ແລະ 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (ໂໝດ 1G/2.5G/10GbE MBASE-T) 
ຮູບ 9. ຮູບແບບການໂມງ ແລະຣີເຊັດສຳລັບ Low Latency Ethernet 10G MAC ແລະ 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/5G/10GbE ໂໝດ NBASE-T)
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້ໃຫ້ຂໍ້ມູນລະອຽດກ່ຽວກັບການ instantiating ແລະ parameterizing ການອອກແບບ MAC examples.
1.5. ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ AN 795: ການປະຕິບັດຂໍ້ແນະນໍາສໍາລັບລະບົບຍ່ອຍ 10G Ethernet ໂດຍໃຊ້ Low Latency 10G MAC Intel FPGA IP ໃນອຸປະກອນ Intel Arria 10
| ສະບັບເອກະສານ | ການປ່ຽນແປງ |
| 2020.10.28 | • Rebranded ເປັນ Intel. • ປ່ຽນຊື່ເອກະສານເປັນ AN 795: ການປະຕິບັດຂໍ້ແນະນໍາສໍາລັບລະບົບຍ່ອຍ 10G Ethernet ໂດຍໃຊ້ Low Latency 10G MAC Intel FPGA IP ໃນອຸປະກອນ Intel Arria 10. |
| ວັນທີ | ຮຸ່ນ | ການປ່ຽນແປງ |
| ເດືອນກຸມພາ-17 | 2017.02.01 | ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ. |
AN 795: ການປະຕິບັດຄໍາແນະນໍາສໍາລັບລະບົບຍ່ອຍ 10G Ethernet ໂດຍໃຊ້ຕ່ໍາ
Latency 10G MAC Intel ® FPGA IP ໃນອຸປະກອນ Intel® Arria® 10
Online Version
ສົ່ງຄຳຕິຊົມ
ID: 683347
ລຸ້ນ: 2020.10.28
ເອກະສານ / ຊັບພະຍາກອນ
 |
intel AN 795 ການປະຕິບັດຄໍາແນະນໍາສໍາລັບລະບົບຍ່ອຍ 10G Ethernet ໂດຍໃຊ້ 10G MAC latency ຕ່ໍາ [pdf] ຄູ່ມືຜູ້ໃຊ້ AN 795 ການຈັດຕັ້ງປະຕິບັດຂໍ້ແນະນໍາສໍາລັບລະບົບຍ່ອຍ 10G Ethernet ໂດຍໃຊ້ Low Latency 10G MAC, AN 795, ການປະຕິບັດຄໍາແນະນໍາສໍາລັບລະບົບຍ່ອຍ 10G Ethernet ໂດຍໃຊ້ Low Latency 10G MAC, ລະບົບຍ່ອຍອີເທີເນັດໂດຍໃຊ້ Low Latency 10G MAC, Low Latency 10G MAC |
