AN 795 10G 구현 지침
낮은 대기 시간 10G MAC를 사용하는 이더넷 하위 시스템
사용자 가이드
낮은 대기 시간 795G MAC를 사용하는 10G 이더넷 하위 시스템에 대한 AN 10 구현 지침
AN 795: Intel ® Arria® 10 장치에서 낮은 대기 시간 10G MAC Intel FPGA® IP를 사용하여 10G 이더넷 하위 시스템에 대한 지침 구현
Intel ® Arria® 10 장치에서 낮은 대기 시간 10G MAC Intel ® FPGA IP를 사용하는 10G 이더넷 하위 시스템에 대한 지침 구현
구현 지침은 Intel의 낮은 대기 시간 10G MAC(미디어 액세스 컨트롤러) 및 PHY IP를 사용하는 방법을 보여줍니다.
그림 1. Intel® Arria® 10 저지연 이더넷 10G MAC 시스템
표 1. Intel® Arria® 10 저지연 이더넷 10G MAC 설계
이 표에는 저지연 이더넷 10G MAC Intel FPGA IP를 위한 모든 Intel ® Arria® 10 설계가 나열되어 있습니다.
| 디자인 전ample | MAC 변형 | 물리 | 개발 키트 |
| 10GBase-R 이더넷 | 10G | 네이티브 PHY | 인텔 Arria 10 GX 트랜시버 SI |
| 10GBase-R 레지스터 모드 이더넷 |
10G | 네이티브 PHY | 인텔 Arria 10 GX 트랜시버 SI |
| XAUI 이더넷 | 10G | XAUI PHY | 인텔 아리아 10 GX FPGA |
| 1G/10G 이더넷 | 1G/10G | 1G/10GbE 및 10GBASE-KR PHY | 인텔 Arria 10 GX 트랜시버 SI |
| 1이 포함된 10G/1588G 이더넷 | 1G/10G | 1G/10GbE 및 10GBASE-KR PHY | 인텔 Arria 10 GX 트랜시버 SI |
| 10M/100M/1G/10G 이더넷 | 10M/100M/1G/10G | 1G/10GbE 및 10GBASE-KR PHY | 인텔 Arria 10 GX 트랜시버 SI |
| 10M/100M/1G/10G 이더넷 1588으로 |
10M/100M/1G/10G | 1G/10GbE 및 10GBASE-KR PHY | 인텔 Arria 10 GX 트랜시버 SI |
| 1G/2.5G 이더넷 | 1G/2.5G | 1G/2.5G/5G/10G 다중 속도 이더넷 PHY |
인텔 Arria 10 GX 트랜시버 SI |
| 1이 포함된 2.5G/1588G 이더넷 | 1G/2.5G | 1G/2.5G/5G/10G 다중 속도 이더넷 PHY |
인텔 Arria 10 GX 트랜시버 SI |
| 1G/2.5G/10G 이더넷 | 1G/2.5G/10G | 1G/2.5G/5G/10G 다중 속도 이더넷 PHY |
인텔 Arria 10 GX 트랜시버 SI |
| 10G USXGMII 이더넷 | 1G/2.5G/5G/10G(USXGMII) | 1G/2.5G/5G/10G 다중 속도 이더넷 PHY |
인텔 Arria 10 GX 트랜시버 SI |
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*다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.
1. Intel® Arria® 10 장치에서 낮은 대기 시간 10G MAC Intel® FPGA IP를 사용하는 10G 이더넷 하위 시스템에 대한 지침 구현
683347 | 2020.10.28
메모:
XAUI 이더넷 참조 디자인을 제외하고 Intel Quartus Prime 소프트웨어의 저지연 이더넷 10G MAC Intel® FPGA IP 매개변수 편집기를 통해 나열된 모든 디자인에 액세스할 수 있습니다. Design Store에서 XAUI 이더넷 참조 디자인을 얻을 수 있습니다.
Intel은 유연한 구현을 보장하기 위해 10M~1G 다중 속도 이더넷 하위 시스템에 대해 별도의 MAC 및 PHY IP를 제공합니다. 10G/1G/2.5G/5G 다중 속도 이더넷 PHY, Intel Arria 10 10G/1GbE 및 10GBASE-KR PHY 또는 XAUI PHY 및 Intel Arria 10 트랜시버 기본 PHY를 사용하여 저지연 이더넷 10G MAC Intel FPGA IP를 인스턴스화할 수 있습니다. 다양한 디자인 요구 사항을 충족시킵니다.
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이 툴킷은 이더넷 참조 설계를 구성 및 실행하고 이더넷 관련 문제를 디버깅하는 데 도움이 됩니다. - 낮은 지연 시간의 10G MAC 데이터 손상 문제에 대한 오류 트리 분석
- Arria 10 낮은 대기 시간 이더넷 10G MAC 및 XAUI PHY 참조 설계
제공합니다 file참조 디자인을 위한 것입니다.
1.1. 낮은 대기 시간 이더넷 10G MAC 및 Intel Arria 10 트랜시버 기본 PHY Intel FPGA IP
IEEE 10-10 사양의 10.3125절에 정의된 대로 49Gbps 데이터 속도로 실행되는 이더넷 특정 물리 계층으로 802.3GBASE-R PHY를 구현하도록 Intel Arria 2008 트랜시버 기본 PHY Intel FPGA IP를 구성할 수 있습니다.
이 구성은 저지연 이더넷 10G MAC Intel FPGA IP에 XGMII를 제공하고 SFI 전기 사양을 사용하여 SFP+ 광학 모듈에 직접 연결을 제공하는 단일 채널 10.3Gbps PHY를 구현합니다.
Intel은 두 개의 10GBASE-R 이더넷 하위 시스템 설계를 제공합니다.amp파일을 생성하고 저지연 이더넷 10G MAC Intel FPGA IP 매개변수 편집기를 사용하여 이러한 설계를 동적으로 생성할 수 있습니다. 이 설계는 지정된 Intel 개발 키트에 대한 기능 시뮬레이션 및 하드웨어 테스트를 지원합니다.
그림 2. 10GBASE-R 설계 Exa의 저지연 이더넷 10G MAC 및 Intel Arria 10 트랜시버 네이티브 PHY를 위한 클로킹 및 재설정 방식간단한
그림 3. 10GBASE-R 디자인 Ex의 저지연 이더넷 10G MAC 및 Intel Arria 10 트랜시버 네이티브 PHY를 위한 클로킹 및 재설정 방식amp등록을 통한 파일 모드 활성화됨
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1.2. 낮은 대기 시간 이더넷 10G MAC 및 XAUI PHY Intel FPGA IP
XAUI PHY Intel FPGA IP는 저지연 이더넷 10G MAC Intel FPGA IP에 XGMII를 제공하고 PMD 인터페이스에서 각각 3.125Gbps의 XNUMX개 레인을 구현합니다.
XAUI PHY는 IEEE 10ae-802.3 사양에 정의된 2008기가비트 이더넷 링크의 특정 물리 계층 구현입니다.
디자인 스토어에서 저지연 이더넷 10G MAC 및 XAUI PHY Intel FPGA IP를 사용하여 구현된 10GbE 하위 시스템에 대한 참조 디자인을 얻을 수 있습니다. 이 설계는 지정된 Intel 개발 키트에 대한 기능 시뮬레이션 및 하드웨어 테스트를 지원합니다.
그림 4. 낮은 대기 시간 이더넷 10G MAC 및 XAUI PHY 참조 설계를 위한 클로킹 및 재설정 방식 
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제공합니다 file참조 디자인을 위한 것입니다. - AN 794: Arria 10 낮은 대기 시간 이더넷 10G MAC 및 XAUI PHY 참조 설계
1.3. 낮은 대기 시간 이더넷 10G MAC, 1G/10GbE 및 10GBASEKR PHY Intel Arria 10 FPGA IP
1G/10GbE 및 10GBASE-KR PHY Intel Arria 10 FPGA IP는 저지연 이더넷 10G MAC Intel FPGA IP에 MII, GMII 및 XGMII를 제공합니다.
1G/10GbE 및 10GBASE-KR PHY Intel Arria 10 FPGA IP는 단일 채널 10Mbps/100Mbps/1Gbps/10Gbps 직렬 PHY를 구현합니다. 이 설계는 1G/10GbE 이중 속도 SFP+ 플러그형 모듈, 10M–10GbE 10GBASE-T 및 10M/100M/1G/10GbE 1000BASE-T 구리 외부 PHY 장치 또는 칩 간 인터페이스에 대한 직접 연결을 제공합니다. 이 IP 코어는 재구성 가능한 10Mbps/100Mbps/1Gbps/10Gbps 데이터 속도를 지원합니다.
Intel은 듀얼 속도 1G/10GbE 및 다중 속도 10Mb/100Mb/1Gb/10GbE 설계를 제공합니다.amp파일을 사용하고 Low Latency를 사용하여 이러한 디자인을 동적으로 생성할 수 있습니다.
이더넷 10G MAC Intel FPGA IP 매개변수 편집기. 이 설계는 지정된 인텔 개발 키트에 대한 기능 시뮬레이션 및 하드웨어 테스트를 지원합니다.
1G/10GbE 또는 10GBASE-KR PHY Intel Arria 10 FPGA IP 설계를 사용하는 다중 속도 이더넷 하위 시스템 구현에는 내부 PHY IP 클록 및 클록 도메인 교차 처리를 위한 수동 SDC 제약 조건이 필요합니다. altera_eth_top.sdc를 참조하세요. file 디자인 엑스에서amp필요한 create_generated_clock, set_clock_groups 및 set_false_path SDC 제약 조건에 대해 자세히 알아보세요.
그림 5. 낮은 대기 시간 이더넷 10G MAC 및 Intel Arria 10 1G/10GbE 및 10GBASE-KR Design Ex를 위한 클로킹 및 재설정 체계amp파일(1G/10GbE 모드)
그림 6. 낮은 대기 시간 이더넷 10G MAC 및 Intel Arria 10 1G/10GbE 및 10GBASE-KR Design Ex를 위한 클로킹 및 재설정 체계amp파일(10Mb/100Mb/1Gb/10GbE 모드)
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1.4. 낮은 대기 시간 이더넷 10G MAC 및 1G/2.5G/5G/10G 다중 속도 이더넷 PHY Intel FPGA IP
Intel Arria 1 장치용 2.5G/5G/10G/10G 다중 속도 이더넷 PHY Intel FPGA IP는 저지연 이더넷 10G MAC Intel FPGA IP에 GMII 및 XGMII를 제공합니다.
Intel Arria 1 장치용 2.5G/5G/10G/10G 다중 속도 이더넷 PHY Intel FPGA IP는 단일 채널 1G/2.5G/5G/10Gbps 직렬 PHY를 구현합니다. 이 설계는 1G/2.5GbE 이중 속도 SFP+ 플러그 가능 모듈, MGBASE-T 및 NBASE-T 구리 외부 PHY 장치 또는 칩 간 인터페이스에 대한 직접 연결을 제공합니다. 이러한 IP는 재구성 가능한 1G/2.5G/5G/10Gbps 데이터 속도를 지원합니다.
Intel은 듀얼 속도 1G/2.5GbE, 다중 속도 1G/2.5G/10GbE MGBASE-T 및 다중 속도 1G/2.5G/5G/10GbE MGBASE-T 설계를 제공합니다.amp파일을 생성하고 저지연 이더넷 10G MAC Intel FPGA IP 매개변수 편집기를 사용하여 이러한 설계를 동적으로 생성할 수 있습니다. 이 설계는 지정된 인텔 개발 키트에 대한 기능 시뮬레이션 및 하드웨어 테스트를 지원합니다.
그림 7. 낮은 대기 시간 이더넷 10G MAC 및 1G/2.5G/5G/10G 다중 속도 이더넷 PHY 설계 Ex를 위한 클로킹 및 재설정 체계amp르(1G/2.5G 모드)
1G/2.5G/1G/2.5G 다중 속도 이더넷 PHY Intel FPGA IP를 사용하는 다중 속도 10G/1GbE 및 2.5G/5G/10GbE MBASE-T 이더넷 하위 시스템 구현의 경우 Intel에서는 트랜시버 재구성 모듈(alt_mge_rcfg_a10.dll)을 복사할 것을 권장합니다. sv) 디자인 ex와 함께 제공됨amp르. 이 모듈은 트랜시버 채널 속도를 1G에서 2.5G로 또는 10G로 또는 그 반대로 재구성합니다.
다중 속도 1G/2.5GbE 및 1G/2.5G/10GbE MBASE-T 이더넷 하위 시스템 구현에는 내부 PHY IP 클록에 대한 수동 SDC 제약 조건도 필요합니다.
및 클럭 도메인 교차 처리. altera_eth_top.sdc를 참조하세요. file 디자인 엑스에서amp필요한 create_generated_clock, set_clock_groups 및 set_false_path SDC 제약 조건에 대해 자세히 알아보세요.
그림 8. 낮은 대기 시간 이더넷 10G MAC 및 1G/2.5G/5G/10G 다중 속도 이더넷 PHY 설계 Ex를 위한 클로킹 및 재설정 체계amp파일(1G/2.5G/10GbE MBASE-T 모드) 
그림 9. 낮은 대기 시간 이더넷 10G MAC 및 1G/2.5G/5G/10G 다중 속도 이더넷 PHY 설계 Ex를 위한 클로킹 및 재설정 방식amp파일(1G/2.5G/5G/10GbE NBASE-T 모드)
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낮은 대기 시간 이더넷 10G MAC Intel Arria 10 FPGA IP 설계 Example 사용자 가이드 MAC 설계 인스턴스화 및 매개변수화에 대한 자세한 정보를 제공합니다.amp레.
1.5. AN 795에 대한 문서 개정 내역: Intel Arria 10 장치에서 낮은 대기 시간 10G MAC Intel FPGA IP를 사용하여 10G 이더넷 하위 시스템에 대한 지침 구현
| 문서 버전 | 변화 |
| 2020.10.28 | • Intel로 브랜드 변경. • 문서 이름을 AN 795: Intel Arria 10 장치에서 낮은 대기 시간 10G MAC Intel FPGA IP를 사용하는 10G 이더넷 하위 시스템에 대한 지침 구현으로 변경했습니다. |
| 날짜 | 버전 | 변화 |
| 17월-XNUMX일 | 2017.02.01 | 최초 출시. |
AN 795: Low를 사용하여 10G 이더넷 하위 시스템에 대한 지침 구현
Intel® Arria® 10 장치의 지연 시간 10G MAC Intel ® FPGA IP
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아이디: 683347
버전: 2020.10.28
문서 / 리소스
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