DS50003319C-13 Ethernet HDMI TX IP
Gwida għall-Utent HDMI TX IP
Introduzzjoni (Saqsi mistoqsija)
L-IP tat-trasmettitur tal-Interface Multimedjali ta 'Definizzjoni Għolja (HDMI) ta' Microchip jappoġġja t-trażmissjoni tad-dejta tal-pakkett tal-vidjo u awdjo deskritta fl-ispeċifikazzjoni standard HDMI.
HDMI jimpjega Transition Minimized Differential Signaling (TMDS) biex jittrasmetti b'mod effiċjenti volumi sostanzjali ta 'dejta diġitali tul id-distanzi tal-kejbil estiżi, u jiżgura trasmissjoni ta' sinjal diġitali b'veloċità għolja, serjali u affidabbli. Link TMDS tikkonsisti minn kanal ta 'arloġġ wieħed u tliet kanali tad-dejta. L-arloġġ tal-pixel tal-vidjo huwa trażmess fuq il-kanal tal-arloġġ TMDS, li jgħin biex iżomm is-sinjali sinkronizzati. Id-dejta tal-vidjo tinġarr bħala pixels ta '24 bit fuq it-tliet kanali tad-dejta TMDS, fejn kull kanal tad-dejta huwa ddeżinjat għall-komponent tal-kulur aħmar, aħdar u blu. Id-dejta tal-awdjo tinġarr bħala pakketti ta' 8-bit fuq il-kanal aħdar u aħmar TMDS.
Encoder TMDS jippermetti li jittrasmetti data serjali b'veloċità għolja, filwaqt li jimminimizza l-potenzjal għal Interferenza Elettromanjetika (EMI) fuq kejbils tar-ram billi jimminimizza n-numru ta 'tranżizzjonijiet (inaqqas l-interferenza bejn il-kanali), u jikseb bilanċ ta' Kurrent Dirett (DC), fuq il-wajers , billi żżomm in-numru ta 'wieħed u żerijiet fuq il-linja kważi ugwali.
HDMI TX IP huwa ddisinjat biex jintuża flimkien ma 'PolarFire® Transceivers tal-apparat SoC u PolarFire. L-IP huwa kompatibbli ma 'HDMI 1.4 u HDMI 2.0, li jappoġġja sa 60 frejm kull sekonda, b'bandwidth massimu ta' 18 Gbps. L-IP juża encoder TMDS li jikkonverti d-data tal-vidjo 8-bit għal kull kanal u pakkett awdjo fis-sekwenza bilanċjata DC-10-bit, u t-tranżizzjoni minimizzata. Imbagħad jiġi trażmess serjali b'rata ta '10-bits għal kull pixel, għal kull kanal. Matul il-perjodu tal-blanking tal-vidjo, it-tokens tal-kontroll jiġu trażmessi. Dawn it-tokens huma ġġenerati bbażati fuq is-sinjali hsync u vsync. Matul il-perjodu tal-gżira tad-dejta, il-pakkett tal-awdjo jiġi trażmess bħala pakketti ta '10 bit fuq kanal aħmar u aħdar.
Gwida għall-Utent
DS50003319C – 1
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Sommarju
It-tabella li ġejja tipprovdi sommarju tal-karatteristiċi HDMI TX IP.
Tabella 1. Karatteristiċi tal-IP HDMI TX
|
Verżjoni Core |
Din il-gwida għall-utent tappoġġja HDMI TX IP v5.2.0 |
|
Appoġġjati Familji tal-Apparat |
• PolarFire® SoC • PolarFire |
|
Fluss tal-Għodda Appoġġjati |
Jeħtieġ Libero® SoC v11.4 jew rilaxxi aktar tard |
|
Appoġġjati Interfaces |
Interfaces appoġġjati mill-HDMI TX IP huma: • AXI4-Stream – Din il-qalba tappoġġja AXI4-Stream għall-portijiet tad-dħul. Meta kkonfigurat f'dan il-mod, l-IP jieħu sinjali tal-ilmenti standard AXI4 Stream bħala inputs. • Interface ta' Konfigurazzjoni AXI4-Lite – Dan Core jappoġġja interface ta 'konfigurazzjoni AXI4-Lite għal rekwiżit 4Kp60. F'dan il-mod, l-inputs tal-IP huma fornuti minn SoftConsole. • Indiġeni – Meta kkonfigurat f'dan il-mod, l-IP jieħu sinjali indiġeni tal-vidjo u awdjo bħala inputs. |
|
Liċenzjar |
HDMI TX IP huwa pprovdut biż-żewġ għażliet ta 'liċenzja li ġejjin: • Encrypted: Kodiċi RTL ikkodifikat komplut huwa pprovdut għall-qalba. Huwa disponibbli b'xejn ma 'kwalunkwe liċenzja Libero, li tippermetti li l-qalba tiġi instanzjata bi SmartDesign. Tista 'twettaq Simulazzjoni, Sintesi, Layout, u tipprogramma s-silikon FPGA billi tuża s-suite tad-disinn Libero. • RTL: Il-kodiċi tas-sors RTL sħiħ huwa liċenzjat imsakkar, li jeħtieġ li jinxtara separatament. |
Karatteristiċi
HDMI TX IP għandu l-karatteristiċi li ġejjin:
• Kompatibbli għal HDMI 2.0 u 1.4b
• Jappoġġja wieħed jew erba 'simbolu/pixel kull input arloġġ
• Jappoġġja Riżoluzzjonijiet sa 3840 x 2160 f'60 fps
• Jappoġġja 8, 10, 12, u fond tal-kulur 16-bit
• Jappoġġja formati tal-kulur bħal RGB, YUV 4:2:2, u YUV 4:4:4
• Jappoġġja awdjo sa 32 kanal
• Jappoġġja l-Iskema ta 'Kodifikazzjoni - TMDS
• Jappoġġja Native u AXI4 Stream Video u Awdjo Data interface
• Jappoġġja l-interface tal-Konfigurazzjoni Native u AXI4-Lite għall-modifika tal-parametri
Istruzzjonijiet għall-installazzjoni
Il-qalba tal-IP trid tiġi installata fil-Katalgu IP ta' Libero® Softwer SoC awtomatikament permezz tal-funzjoni ta 'aġġornament tal-Katalgu IP fis-softwer Libero SoC, jew jitniżżlu manwalment mill-katalgu. Ladarba l-qalba tal-IP tiġi installata fil-Katalgu tal-IP tas-softwer tas-softwer Libero SoC, hija kkonfigurata, ġġenerata u istanzjata fi SmartDesign għall-inklużjoni fil-proġett Libero.
Gwida għall-Utent
DS50003319C – 2
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Użu tar-Riżorsi (Saqsi mistoqsija)
HDMI TX IP huwa implimentat f'PolarFire® FPGA (Pakkett MPF300T – 1FCG1152I).
It-tabella li ġejja telenka r-riżorsi utilizzati meta g_PIXELS_PER_CLK = 1PXL.
Tabella 2. Użu tar-Riżorsi għal 1PXL
|
|
g_COLOR_FORMAT g_BITS_PER_COMPONENT (Bits) |
g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Tessili |
|
4LUT |
Tessili DFF |
Interface 4LUT |
Interface DFF |
uSRAM (64×12) |
|
RGB |
8 |
Ippermettiet |
Itfi |
787 |
514 |
108 |
108 |
9 |
|
Itfi |
Itfi |
819 |
502 |
108 |
108 |
9 |
||
|
10 |
Itfi |
Itfi |
1070 |
849 |
156 |
156 |
13 |
|
|
12 |
Itfi |
Itfi |
1084 |
837 |
156 |
156 |
13 |
|
|
16 |
Itfi |
Itfi |
1058 |
846 |
156 |
156 |
13 |
|
|
YCbCr422 |
8 |
Itfi |
Itfi |
696 |
473 |
96 |
96 |
8 |
|
YCbCr444 |
8 |
Itfi |
Itfi |
819 |
513 |
108 |
108 |
9 |
|
10 |
Itfi |
Itfi |
1068 |
849 |
156 |
156 |
13 |
|
|
12 |
Itfi |
Itfi |
1017 |
837 |
156 |
156 |
13 |
|
|
16 |
Itfi |
Itfi |
1050 |
845 |
156 |
156 |
13 |
It-tabella li ġejja telenka r-riżorsi utilizzati meta g_PIXELS_PER_CLK = 4PXL.
Tabella 3. Użu tar-Riżorsi għal 4PXL
|
|
g_COLOR_FORMAT g_BITS_PER_COMPONENT (Bits) |
g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Tessili |
|
4LUT |
Tessili DFF |
Interface 4LUT |
Interface DFF |
uSRAM (64×12) |
|
RGB |
8 |
Itfi |
Ippermettiet |
4078 |
2032 |
144 |
144 |
12 |
|
Ippermettiet |
Itfi |
1475 |
2269 |
144 |
144 |
12 |
||
|
Itfi |
Itfi |
1393 |
1092 |
144 |
144 |
12 |
||
|
10 |
Itfi |
Itfi |
2151 |
1635 |
264 |
264 |
22 |
|
|
12 |
Itfi |
Itfi |
1909 |
1593 |
264 |
264 |
22 |
|
|
16 |
Itfi |
Itfi |
1645 |
1284 |
264 |
264 |
22 |
|
|
YCbCr422 |
8 |
Itfi |
Itfi |
1265 |
922 |
144 |
144 |
12 |
|
YCbCr444 |
8 |
Itfi |
Itfi |
1119 |
811 |
144 |
144 |
12 |
|
10 |
Itfi |
Itfi |
2000 |
1627 |
264 |
264 |
22 |
|
|
12 |
Itfi |
Itfi |
1909 |
1585 |
264 |
264 |
22 |
|
|
16 |
Itfi |
Itfi |
1604 |
1268 |
264 |
264 |
22 |
Gwida għall-Utent
DS50003319C – 3
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Konfiguratur IP HDMI TX
1. Konfiguratur IP HDMI TX (Saqsi mistoqsija)
Din it-taqsima tipprovdi overview tal-interface HDMI TX Configurator u l-komponenti varji tiegħu.
Il-Konfiguratur HDMI TX jipprovdi interface grafiku biex twaqqaf il-qalba HDMI TX għal rekwiżiti speċifiċi ta 'trażmissjoni tal-vidjo. Dan il-konfiguratur jippermetti lill-utent jagħżel parametri bħal Bits Per Komponent, Format tal-Kulur, Numru ta 'Pixels, Modalità Awdjo, Interface, Testbench, u Liċenzja. Huwa essenzjali li dawn is-settings jiġu aġġustati b'mod korrett biex tiġi żgurata t-trażmissjoni effettiva tad-dejta tal-vidjo fuq HDMI.
L-interface tal-Konfiguratur HDMI TX tikkonsisti f'diversi menus dropdown u għażliet li jippermettu lill-utenti jippersonalizzaw is-settings tat-trażmissjoni HDMI. Il-konfigurazzjonijiet ewlenin huma deskritti fi Tabella 3-1.
Il-figura li ġejja tipprovdi dettaljata view tal-interface tal-Konfiguratur HDMI TX.
Figura 1-1. Konfiguratur IP HDMI TX
L-interface jinkludi wkoll buttuni OK u Ikkanċella għall-konferma jew twarrab il-konfigurazzjonijiet magħmula.
Gwida għall-Utent
DS50003319C – 5
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Implimentazzjoni tal-Hardware
2. Implimentazzjoni tal-Hardware (Saqsi mistoqsija)
Trasmettitur HDMI (TX) jikkonsisti f'żewġ stages:
• Operazzjoni XOR/XNOR, li timminimizza n-numru ta 'tranżizzjonijiet
• INV/NONINV, li jimminimizza d-disparità (bilanċ DC). Iż-żewġ bits żejda huma miżjuda f'dan stage ta 'operazzjoni. Id-dejta tal-kontroll (hsync u vsync) hija kkodifikata għal 10 bits f'erba' kombinazzjonijiet possibbli biex jgħinu lir-riċevitur jissinkronizza l-arloġġ tiegħu mal-arloġġ tat-trasmettitur. Għandu jintuża transceiver flimkien mal-HDMI TX IP biex jiġu serjali l-10 bits (modalità pixel 1) jew 40 bit (modalità 4 pixels).
Il-konfiguratur juri wkoll rappreżentazzjoni tal-qalba HDMI Tx, ittikkettata HDMI_TX_0, li tindika d-diversi konnessjonijiet ta 'input u output li huma interfaced mal-qalba. Hemm tliet modi għall-interface HDMI TX u huma spjegati kif ġej:
Modalità tal-Format tal-Kulur RGB
Il-portijiet ta' HDMI TX IP għal pixel wieħed għal kull arloġġ meta l-modalità awdjo tkun attivata u l-format tal-Kulur huwa RGB għal PolarFire® apparati huwa muri fil-figura li ġejja. Rappreżentazzjoni viżiva tal-portijiet tal-qalba HDMI Tx kif ġej:
• Is-sinjali tal-arloġġ tal-kontroll huma R_CLK_LOCK, G_CLK_LOCK, u B_CLK_LOCK. Sinjali tal-Arloġġ huma R_CLK_I, G_CLK_I, u B_CLK_I.
• Kanali tad-dejta inklużi DATA_R_I, DATA_G_I, u DATA_B_I.
• Is-sinjali tad-Data Awżiljarja huma AUX_DATA_R_I u AUX_DATA_G_I.
Figura 2-1. Dijagramma tal-Blokk IP HDMI TX (Format tal-Kulur RGB)
Għal aktar informazzjoni dwar sinjali I/O għall-format tal-kulur RGB, ara Tabella 3-2.
YCbCr444 Modalità tal-Format tal-Kulur
Il-portijiet ta 'HDMI TX IP għal pixel wieħed għal kull arloġġ meta l-modalità awdjo hija attivata u l-format tal-Kulur huwa YCbCr444 jidher fil-figura li ġejja. Rappreżentazzjoni viżiva tal-portijiet tal-qalba HDMI Tx kif ġej:
• Sinjali ta 'kontroll huma Y_CLK_LOCK, Cb_CLK_LOCK, u Cr_CLK_LOCK.
• Is-sinjali tal-arloġġ huma Y_CLK_I, Cb_CLK_I, u Cr_CLK_I.
Gwida għall-Utent
DS50003319C – 6
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Implimentazzjoni tal-Hardware
• Kanali tad-dejta inklużi DATA_Y_I, DATA_Cb_I, u DATA_Cr_I.
• Is-sinjali tad-dħul tad-Data Awżiljarja huma AUX_DATA_Y_I u AUX_DATA_C_I.
Figura 2-2. Dijagramma tal-Blokk tal-IP HDMI TX (Format tal-Kulur YCbCr444)
Għal aktar informazzjoni dwar sinjali I/O għall-format tal-kulur YCbCr444, ara Tabella 3-6. YCbCr422 Modalità tal-Format tal-Kulur
Il-portijiet ta 'HDMI TX IP għal pixel wieħed għal kull arloġġ meta l-modalità awdjo hija attivata u l-format tal-Kulur huwa YCbCr422 jidher fil-figura li ġejja. Rappreżentazzjoni viżiva tal-portijiet tal-qalba HDMI Tx kif ġej:
• Sinjali ta' kontroll huma LANE1_CLK_LOCK, LANE2_CLK_LOCK, u LANE3_CLK_LOCK. • Is-sinjali tal-arloġġ huma LANE1_CLK_I, LANE2_CLK_I, u LANE3_CLK_I.
• Kanali tad-dejta inklużi DATA_Y_I u DATA_C_I.
Gwida għall-Utent
DS50003319C – 7
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Implimentazzjoni tal-Hardware
Figura 2-3. Dijagramma tal-Blokk tal-IP HDMI TX (Format tal-Kulur YCbCr422)
Għal aktar informazzjoni dwar sinjali I/O għall-format tal-kulur YCbCr422, ara Tabella 3-7 Gwida għall-Utent
DS50003319C – 8
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Parametri HDMI TX u Sinjali tal-Interface
3. Parametri HDMI TX u Sinjali tal-Interface (Saqsi mistoqsija)
Din it-taqsima tiddiskuti l-parametri fil-konfiguratur HDMI TX GUI u sinjali I/O. 3.1 Parametri tal-Konfigurazzjoni (Saqsi mistoqsija)
It-tabella li ġejja telenka l-parametri tal-konfigurazzjoni fl-IP HDMI TX.
Tabella 3-1. Parametri tal-Konfigurazzjoni
|
Isem tal-Parametru |
Deskrizzjoni |
|
Format tal-Kulur |
Jiddefinixxi l-ispazju tal-kulur. Jappoġġja l-formati tal-kulur li ġejjin: • RGB • YCbCr422 • YCbCr444 |
|
Numru ta' bits kull komponent |
Jispeċifika n-numru ta 'bits għal kull komponent tal-kulur. Jappoġġja 8, 10, 12, u 16-il bit għal kull komponent. |
|
Numru ta 'Pixels |
Jindika n-numru ta' pixels għal kull input ta' arloġġ: • Pixel għal kull arloġġ = 1 • Pixel għal kull arloġġ = 4 |
|
Appoġġ 4Kp60 |
Appoġġ għal riżoluzzjoni 4K b'60 frejm kull sekonda: • Meta 1, l-appoġġ 4Kp60 huwa attivat • Meta 0, l-appoġġ 4Kp60 huwa diżattivat |
|
Mod Awdjo |
Jikkonfigura l-mod tat-trasmissjoni tal-awdjo. Dejta awdjo għall-kanal R u G: • Attiva • Itfi |
|
Interface |
Nixxiegħa indiġena u AXI |
|
Testbank |
Jippermetti l-għażla ta 'ambjent testbench. Jappoġġja l-għażliet testbench li ġejjin: • Utent • Xejn |
|
Liċenzja |
Jispeċifika t-tip ta' liċenzja. Jipprovdi ż-żewġ għażliet ta' liċenzja li ġejjin: • RTL • Encrypted |
3.2 Portijiet (Saqsi mistoqsija)
It-tabella li ġejja telenka l-portijiet tad-dħul u tal-ħruġ tal-HDMI TX IP għall-interface Native meta l-modalità Awdjo hija attivata u l-format tal-Kulur huwa RGB.
Tabella 3-2. Sinjali ta' Input u Output
|
Isem tas-Sinjal |
Direzzjoni |
Wisa' |
Deskrizzjoni |
|
SYS_CLK_I |
Input |
1-bit |
Arloġġ tas-sistema, ġeneralment l-istess arloġġ bħall-kontrollur tal-wiri |
|
RESET_N_I |
Input |
1-bit |
Sinjal ta' reset attiv-baxx asinkroniku |
|
VIDEO_DATA_VALID_I |
Input |
1-bit |
Data tal-vidjo input validu |
|
AUDIO_DATA_VALID_I |
Input |
1-bit |
Input validu tad-dejta tal-pakkett tal-awdjo |
|
R_CLK_I |
Input |
1-bit |
Arloġġ TX għall-kanal "R" minn XCVR |
|
R_CLK_LOCK |
Input |
1-bit |
TX_CLK_STABLE għall-kanal R minn XCVR |
|
G_CLK_I |
Input |
1-bit |
Arloġġ TX għall-kanal "G" minn XCVR |
|
G_CLK_LOCK |
Input |
1-bit |
TX_CLK_STABLE għall-kanal G minn XCVR |
|
B_CLK_I |
Input |
1-bit |
Arloġġ TX għall-kanal “B” minn XCVR |
Gwida għall-Utent
DS50003319C – 9
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Parametri HDMI TX u Sinjali tal-Interface
|
………..komplija Isem tas-Sinjal Direzzjoni Wisa' Deskrizzjoni |
|||
|
B_CLK_LOCK |
Input |
1-bit |
TX_CLK_STABLE għall-kanal B minn XCVR |
|
H_SYNC_I |
Input |
1-bit |
Polz ta 'sinkronizzazzjoni orizzontali |
|
V_SYNC_I |
Input |
1-bit |
Polz ta 'sinkronizzazzjoni vertikali |
|
PACKET_HEADER_I |
Input |
PIXELS_PER_CLK*1 |
Header tal-pakkett għad-dejta tal-pakkett tal-awdjo |
|
DATA_R_I |
Input |
PIXELS_PER_CLK*8 |
Daħħal id-dejta “R”. |
|
DATA_G_I |
Input |
PIXELS_PER_CLK*8 |
Daħħal id-dejta “G”. |
|
DATA_B_I |
Input |
PIXELS_PER_CLK*8 |
Daħħal id-data “B”. |
|
AUX_DATA_R_I |
Input |
PIXELS_PER_CLK*4 |
Pakkett awdjo “R” data tal-kanal |
|
AUX_DATA_G_I |
Input |
PIXELS_PER_CLK*4 |
Pakkett awdjo “G” data tal-kanal |
|
TMDS_R_O |
Output |
PIXELS_PER_CLK*10 |
Dejta "R" kodifikata |
|
TMDS_G_O |
Output |
PIXELS_PER_CLK*10 |
Dejta “G” kodifikata |
|
TMDS_B_O |
Output |
PIXELS_PER_CLK*10 |
Dejta kodifikata “B”. |
It-tabella li ġejja telenka l-portijiet għall-interface AXI4 Stream b'Awdjo Enable.
Tabella 3-3. Portijiet ta 'Input u Output għall-Interface Stream AXI4
|
Tip ta' Isem tal-Port |
|
Wisa' |
Deskrizzjoni |
|
TDATA_I |
Input |
3*g_BITS_PER_COMPONENT*g_PIXELS_PER_CLK Iddaħħal data tal-vidjo |
|
|
TVALID_I |
Input |
1-bit |
Vidjo tad-dħul validu |
|
TREADY_O Output 1-bit |
|
|
Output skjav lest sinjal |
|
TUSER_I |
Input |
PIXELS_PER_CLK*9 + 5 |
bit 0 = mhux użat bit 1 = VSYNC bit 2 = HSYNC bit 3 = mhux użat bit [3 + g_PIXELS_PER_CLK: 4] = Bit header tal-pakkett [4 + g_PIXELS_PER_CLK] = Data awdjo valida bit [(5 * g_PIXELS_PER_CLK) + 4: (1*g_PIXELS_PER_CLK) + 5] = Data G awdjo bit [(9 * g_PIXELS_PER_CLK) + 4: (5*g_PIXELS_PER_CLK) + 5] = Data awdjo R |
It-tabella li ġejja telenka l-portijiet tad-dħul u tal-ħruġ tal-IP HDMI TX għall-interface Native meta l-modalità Awdjo hija diżattivata.
Tabella 3-4. Sinjali ta' Input u Output
|
Isem tas-Sinjal |
Direzzjoni |
Wisa' |
Deskrizzjoni |
|
SYS_CLK_I |
Input |
1-bit |
Arloġġ tas-sistema, ġeneralment l-istess arloġġ bħall-kontrollur tal-wiri |
|
RESET_N_I |
Input |
1-bit |
Asinkronu attiv -baxx reset sinjal |
|
VIDEO_DATA_VALID_I |
Input |
1-bit |
Data tal-vidjo input validu |
|
R_CLK_I |
Input |
1-bit |
Arloġġ TX għall-kanal "R" minn XCVR |
|
R_CLK_LOCK |
Input |
1-bit |
TX_CLK_STABLE għall-kanal R minn XCVR |
|
G_CLK_I |
Input |
1-bit |
Arloġġ TX għall-kanal "G" minn XCVR |
|
G_CLK_LOCK |
Input |
1-bit |
TX_CLK_STABLE għall-kanal G minn XCVR |
|
B_CLK_I |
Input |
1-bit |
Arloġġ TX għall-kanal “B” minn XCVR |
|
B_CLK_LOCK |
Input |
1-bit |
TX_CLK_STABLE għall-kanal B minn XCVR |
|
H_SYNC_I |
Input |
1-bit |
Polz ta 'sinkronizzazzjoni orizzontali |
|
V_SYNC_I |
Input |
1-bit |
Polz ta 'sinkronizzazzjoni vertikali |
|
DATA_R_I |
Input |
PIXELS_PER_CLK*8 |
Daħħal id-dejta “R”. |
Gwida għall-Utent
DS50003319C – 10
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Parametri HDMI TX u Sinjali tal-Interface
|
………..komplija Isem tas-Sinjal Direzzjoni Wisa' Deskrizzjoni |
|||
|
DATA_G_I |
Input |
PIXELS_PER_CLK*8 |
Daħħal id-dejta “G”. |
|
DATA_B_I |
Input |
PIXELS_PER_CLK*8 |
Daħħal id-data “B”. |
|
TMDS_R_O |
Output |
PIXELS_PER_CLK*10 |
Dejta "R" kodifikata |
|
TMDS_G_O |
Output |
PIXELS_PER_CLK*10 |
Dejta “G” kodifikata |
|
TMDS_B_O |
Output |
PIXELS_PER_CLK*10 |
Dejta kodifikata “B”. |
It-tabella li ġejja telenka l-portijiet għall-interface AXI4 Stream.
Tabella 3-5. Portijiet ta 'Input u Output għall-Interface Stream AXI4
|
Isem tal-Port |
Tip |
Wisa' |
Deskrizzjoni |
|
TDATA_I_VIDEO |
Input |
3*g_BITS_PER_KOMPONENT*g_PIXELS_PER_CLK |
Data tal-vidjo tad-dħul |
|
TVALID_I_VIDEO |
Input |
1-bit |
Vidjo tad-dħul validu |
|
TREADY_O_VIDEO |
Output |
1-bit |
Output skjav lest sinjal |
|
TUSER_I_VIDEO |
Input |
4 bits |
bit 0 = mhux użat bit 1 = VSYNC bit 2 = HSYNC bit 3 = mhux użat |
It-tabella li ġejja telenka l-portijiet għall-mod YCbCr444 meta l-modalità awdjo hija attivata.
Tabella 3-6. Input u Output għall-Modalità YCbCr444 u l-Modalità Awdjo Ippermettiet
|
Isem tas-Sinjal |
Wisa' tad-Direzzjoni |
|
Deskrizzjoni |
|
SYS_CLK_I |
Input |
1-bit |
Arloġġ tas-sistema, ġeneralment l-istess arloġġ bħall-kontrollur tal-wiri |
|
RESET_N_I |
Input |
1-bit |
Sinjal ta' reset attiv-baxx asinkroniku |
|
VIDEO_DATA_VALID_I Input |
|
1-bit |
Data tal-vidjo input validu |
|
AUDIO_DATA_VALID_I Input |
|
1-bit |
Input validu tad-dejta tal-pakkett tal-awdjo |
|
Y_CLK_I |
Input |
1-bit |
Arloġġ TX għall-kanal “Y” minn XCVR |
|
Y_CLK_LOCK |
Input |
1-bit |
TX_CLK_STABLE għall-kanal Y minn XCVR |
|
Cb_CLK_I |
Input |
1-bit |
Arloġġ TX għall-kanal “Cb” minn XCVR |
|
Cb_CLK_LOCK |
Input |
1-bit |
TX_CLK_STABLE għall-kanal Cb minn XCVR |
|
Cr_CLK_I |
Input |
1-bit |
Arloġġ TX għal kanal "Cr" minn XCVR |
|
Cr_CLK_LOCK |
Input |
1-bit |
TX_CLK_STABLE għall-kanal Cr minn XCVR |
|
H_SYNC_I |
Input |
1-bit |
Polz ta 'sinkronizzazzjoni orizzontali |
|
V_SYNC_I |
Input |
1-bit |
Polz ta 'sinkronizzazzjoni vertikali |
|
PACKET_HEADER_I |
Input |
PIXELS_PER_CLK*1 |
Header tal-pakkett għad-dejta tal-pakkett tal-awdjo |
|
DATA_Y_I |
Input |
PIXELS_PER_CLK*8 |
Daħħal id-dejta “Y”. |
|
DATA_Cb_I |
Input |
PIXELS_PER_CLK*DATA_WIDTH Daħħal id-dejta “Cb”. |
|
|
DATA_Cr_I |
Input |
PIXELS_PER_CLK*DATA_WIDTH Daħħal id-dejta “Cr”. |
|
|
AUX_DATA_Y_I |
Input |
PIXELS_PER_CLK*4 |
Pakkett awdjo “Y” data tal-kanal |
|
AUX_DATA_C_I |
Input |
PIXELS_PER_CLK*4 |
Pakkett awdjo “C” data tal-kanal |
|
TMDS_R_O |
Output |
PIXELS_PER_CLK*10 |
Dejta “Cb” kodifikata |
|
TMDS_G_O |
Output |
PIXELS_PER_CLK*10 |
Dejta “Y” kodifikata |
|
TMDS_B_O |
Output |
PIXELS_PER_CLK*10 |
Dejta "Cr" kodifikata |
It-tabella li ġejja telenka l-portijiet għall-mod YCbCr422 meta l-modalità awdjo hija attivata.
Gwida għall-Utent
DS50003319C – 11
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Parametri HDMI TX u Sinjali tal-Interface
Tabella 3-7. Input u Output għall-Modalità YCbCr422 u l-Modalità Awdjo Ippermettiet
|
Isem tas-Sinjal |
Wisa' tad-Direzzjoni |
|
Deskrizzjoni |
|
SYS_CLK_I |
Input |
1-bit |
Arloġġ tas-sistema, ġeneralment l-istess arloġġ bħall-kontrollur tal-wiri |
|
RESET_N_I |
Input |
1-bit |
Sinkroniku Attiv -Sinjal baxx ta' reset |
|
VIDEO_DATA_VALID_I Input |
|
1-bit |
Data tal-vidjo input validu |
|
LANE1_CLK_I |
Input |
1-bit |
Arloġġ TX għal kanal "korsija minn XCVE korsija 1" minn XCVR |
|
LANE1_CLK_LOCK |
Input |
1-bit |
TX_CLK_STABLE għal korsija mill-korsija 1 XCVE |
|
LANE2_CLK_I |
Input |
1-bit |
Arloġġ TX għal kanal "korsija minn XCVE korsija 2" minn XCVR |
|
LANE2_CLK_LOCK |
Input |
1-bit |
TX_CLK_STABLE għal korsija mill-korsija 2 XCVE |
|
LANE3_CLK_I |
Input |
1-bit |
Arloġġ TX għal kanal "korsija minn XCVE korsija 3" minn XCVR |
|
LANE3_CLK_LOCK |
Input |
1-bit |
TX_CLK_STABLE għal korsija mill-korsija 3 XCVE |
|
H_SYNC_I |
Input |
1-bit |
Polz ta 'sinkronizzazzjoni orizzontali |
|
V_SYNC_I |
Input |
1-bit |
Polz ta 'sinkronizzazzjoni vertikali |
|
PACKET_HEADER_I |
Input |
PIXELS_PER_CLK*1 |
Header tal-pakkett għad-dejta tal-pakkett tal-awdjo |
|
DATA_Y_I |
Input |
PIXELS_PER_CLK*DATA_WIDTH Daħħal id-dejta “Y”. |
|
|
DATA_C_I |
Input |
PIXELS_PER_CLK*DATA_WIDTH Daħħal id-dejta “C”. |
|
|
AUX_DATA_Y_I |
Input |
PIXELS_PER_CLK*4 |
Pakkett awdjo “Y” data tal-kanal |
|
AUX_DATA_C_I |
Input |
PIXELS_PER_CLK*4 |
Pakkett awdjo “C” data tal-kanal |
|
TMDS_R_O |
Output |
PIXELS_PER_CLK*10 |
Dejta kodifikata “C”. |
|
TMDS_G_O |
Output |
PIXELS_PER_CLK*10 |
Dejta “Y” kodifikata |
|
TMDS_B_O |
Output |
PIXELS_PER_CLK*10 |
Dejta kodifikata relatata mal-informazzjoni tas-sinkronizzazzjoni |
Gwida għall-Utent
DS50003319C – 12
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Irreġistra Mappa u Deskrizzjonijiet
4. Irreġistra Mappa u Deskrizzjonijiet (Saqsi mistoqsija)
|
Offset |
Isem |
Bit Pos. |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
0x00 |
SCRAMBLER_IP_MT |
7:0 |
|
|
|
|
|
|
|
BIDU |
|
15:8 |
|
|
|
|
|
|
|
|
||
|
23:16 |
|
|
|
|
|
|
|
|
||
|
31:24 |
|
|
|
|
|
|
|
|
||
|
0x04 |
XCVR_DATA_LANE_ 0_SEL |
7:0 |
|
|
|
|
|
|
BIDU[1:0] |
|
|
15:8 |
|
|
|
|
|
|
|
|
||
|
23:16 |
|
|
|
|
|
|
|
|
||
|
31:24 |
|
|
|
|
|
|
|
|
||
Gwida għall-Utent
DS50003319C – 13
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Irreġistra Mappa u Deskrizzjonijiet
4.1 SCRAMBLER_IP_MT (Saqsi mistoqsija)
Isem: SCRAMBLER_IP_EN
Offset: 0x000
Irrisettja: 0x0
Proprjetà: Kitba biss
Scrambler Enable Control Register. Dan ir-reġistru għandu jinkiteb biex jinkiseb Appoġġ 4kp60 għall-IP HDMI TX
Bit 31 30 29 28 27 26 25 24
Aċċess
Irrisettja
Bit 23 22 21 20 19 18 17 16
Aċċess
Irrisettja
Bit 15 14 13 12 11 10 9 8
Aċċess
Irrisettja
Bit 7 6 5 4 3 2 1 0
|
|
|
|
|
|
|
|
BIDU |
Aċċess W Irrisettja 0
Bit 0 – START Il-kitba ta’ “1” għal dan il-bit tibda t-trasferiment tad-dejta Scrambler huwa attivat. HDMI 2.0 juża forma ta' scrambling magħrufa bħala kodifikazzjoni 8b/10b. Din l-iskema ta 'kodifikazzjoni tintuża biex tittrasmetti d-data fuq l-interface HDMI b'mod affidabbli u effiċjenti.
Gwida għall-Utent
DS50003319C – 14
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Irreġistra Mappa u Deskrizzjonijiet
4.2 XCVR_DATA_LANE_0_SEL (Saqsi mistoqsija)
Isem: XCVR_DATA_LANE_0_SEL
Offset: 0x004
Irrisettja: 0x1
Proprjetà: Kitba biss
Reġistru XCVR_DATA_LANE_0_SEL jagħżel id-dejta li jeħtieġ li tittrasferixxi lill-XCVR minn HDMI TX IP biex jinkiseb l-arloġġ għal Full HD, 4kp30, 4kp60.
Bit 31 30 29 28 27 26 25 24
|
|
|
|
|
|
|
|
|
Aċċess
Irrisettja
Bit 23 22 21 20 19 18 17 16
|
|
|
|
|
|
|
|
|
Aċċess
Irrisettja
Bit 15 14 13 12 11 10 9 8
|
|
|
|
|
|
|
|
|
Aċċess
Irrisettja
Bit 7 6 5 4 3 2 1 0
|
|
|
|
|
|
|
BIDU[1:0] |
Aċċess WW Reset 0 1
Bits 1:0 - START[1:0] Il-kitba ta' "10" għal dan il-bits tibda 4KP60 hija attivata u r-rata tad-data XCVR tingħata bħala FFFFF_00000.
Gwida għall-Utent
DS50003319C – 15
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Simulazzjoni tal-bank tat-test
5. Simulazzjoni tal-bank tat-test (Saqsi mistoqsija)
Testbench huwa pprovdut biex jiċċekkja l-funzjonalità tal-qalba HDMI TX. Testbench jaħdem biss f'interface nattiva b'pixel 1 għal kull arloġġ u mod awdjo attivat.
It-tabella li ġejja telenka l-parametri li huma kkonfigurati skont l-applikazzjoni.
Tabella 5-1. Parametru tal-Konfigurazzjoni tat-Testbench
|
Isem |
Parametri Default |
|
Format tal-Kulur (g_COLOR_FORMAT) |
RGB |
|
Bits għal kull komponent (g_BITS_PER_COMPONENT) |
8 |
|
Numru ta' Pixels (g_PIXELS_PER_CLK) |
1 |
|
Appoġġ 4Kp60 (g_4K60_SUPPORT) |
0 |
|
Modalità Awdjo (g_AUX_CHANNEL_ENABLE) |
1 (Attiva) |
|
Interface (G_FORMAT) |
0 (Itfi) |
Biex tissimula l-qalba billi tuża l-bank tat-test, wettaq il-passi li ġejjin:
1. Fit-tieqa tal-Fluss tad-Disinn, jespandi Oħloq Disinn.
2. Ikklikkja bil-lemin Oħloq SmartDesign Testbench, u mbagħad ikklikkja Run, kif muri fil-figura li ġejja. Figura 5-1. Noħolqu SmartDesign Testbench
3. Daħħal isem għall-SmartDesign testbench, u mbagħad ikklikkja OK.
Figura 5-2. Ismijiet SmartDesign Testbench
Jinħoloq testbench SmartDesign, u jidher tila fuq il-lemin tal-pannell tal-Fluss tad-Disinn.
Gwida għall-Utent
DS50003319C – 16
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Simulazzjoni tal-bank tat-test
4. Innaviga lejn Libero® SoC Catalog, agħżel View > Windows > IP Catalog, u mbagħad jespandu Soluzzjonijiet Video. Ikklikkja darbtejn HDMI TX IP (v5.2.0), u mbagħad ikklikkja OK.
5. Fit-tieqa tal-Konfiguratur tal-Parametru, agħżel il-valur meħtieġ tan-Numru ta 'Pixels, kif muri fil-figura li ġejja.
Figura 5-3. Konfigurazzjoni tal-Parametru
6. Agħżel il-portijiet kollha, ikklikkja bil-lemin u agħżel Promote to Top Level.
7. Fuq il-bar tal-għodda SmartDesign, ikklikkja Iġġenera Komponent.
8. Fuq it-tab Ġerarkija ta 'Stimolu, ikklikkja fuq il-lemin HDMI_TX_TB testbench file, u mbagħad ikklikkja Simulate Pre-Synth Design > Iftaħ b'mod interattiv.
Il-MudellSim® għodda tiftaħ bil-bank tat-test, kif muri fil-figura li ġejja. Figura 5-4. Għodda ModelSim b'HDMI TX Testbench File
Importanti: Jekk is-simulazzjoni tiġi interrotta minħabba l-limitu tal-ħin tal-ġirja speċifikat fil- DO file, uża l- run -all kmand biex tlesti s-simulazzjoni.
Gwida għall-Utent
DS50003319C – 17
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Simulazzjoni tal-bank tat-test
5.1 Dijagrammi taż-żmien (Saqsi mistoqsija)
Id-dijagramma taż-żmien li ġejja għal HDMI TX IP turi data tal-vidjo u perjodi ta 'data ta' kontroll għal pixel 1 għal kull arloġġ.
Figura 5-5. HDMI TX IP Timing Diagram of Video Data għal 1 Pixel għal kull Arloġġ
Id-dijagramma li ġejja turi l-erba 'kombinazzjonijiet ta' data ta 'kontroll.
Figura 5-6. HDMI TX IP Timing Diagram of Control Data for 1 Pixel Per Clock
Gwida għall-Utent
DS50003319C – 18
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Integrazzjoni tas-Sistema
6. Integrazzjoni tas-Sistema (Saqsi mistoqsija)
Din it-taqsima turi bħalaample deskrizzjoni tad-disinn.
It-tabella li ġejja telenka l-konfigurazzjonijiet ta’ PF XCVR, PF TX PLL, u PF CCC.
Tabella 6-1. Konfigurazzjonijiet PF XCVR, PF TX PLL, u PF CCC
|
Riżoluzzjoni |
|
Bit Wisa' PF XCVR Konfigurazzjoni |
Konfigurazzjoni PF TX PLL |
Konfigurazzjoni PF CCC |
||||
|
Dejta TX Rata |
TX Arloġġ Diviżjoni Fattur |
TX PCS Tessili Wisa' |
Mixtieqa Output Bit Arloġġ |
Referenza Arloġġ Frekwenza |
Input Frekwenza |
Output Frekwenza |
||
|
1PXL (1080p60) 8 |
|
1485 |
4 |
10 |
5940 |
148.5 |
NA |
NA |
|
1PXL (1080p30) 10 |
|
925 |
4 |
10 |
3700 |
148.5 |
92.5 |
74 |
|
12 |
1113.75 |
4 |
10 |
4455 |
148.5 |
111.375 |
74.25 |
|
|
16 |
1485 |
4 |
10 |
5940 |
148.5 |
148.5 |
74.25 |
|
|
4PXL (1080p60) 10 |
|
1860 |
4 |
40 |
7440 |
148.5 |
46.5 |
37.2 |
|
12 |
2229 |
4 |
40 |
8916 |
148.5 |
55.725 |
37.15 |
|
|
16 |
2970 |
2 |
40 |
5940 |
148.5 |
74.25 |
37.125 |
|
|
4PXL (4kp30) |
8 |
2970 |
2 |
40 |
5940 |
148.5 |
NA |
NA |
|
10 |
3712.5 |
2 |
40 |
7425 |
148.5 |
92.812 |
74.25 |
|
|
12 |
4455 |
1 |
40 |
4455 |
148.5 |
111.375 |
74.25 |
|
|
16 |
5940 |
1 |
40 |
5940 |
148.5 |
148.5 |
74.25 |
|
|
4PXL (4Kp60) |
8 |
5940 |
1 |
40 |
5940 |
148.5 |
NA |
NA |
HDMI TX Sample Disinn, meta kkonfigurat f'g_BITS_PER_COMPONENT = 8-bit u
g_PIXELS_PER_CLK = 1 PXL mode, jidher fil-figura li ġejja.
Figura 6-1. HDMI TX Sample Disinn
HDMI_TX_C0_0
PF_INIT_MONITOR_C0_0
|
FABRIC_POR_N PCIE_INIT_DONE USRAM_INIT_DONE SRAM_INIT_DONE DEVICE_INIT_DONE XCVR_INIT_DONE USRAM_INIT_FROM_SNVM_DONE USRAM_INIT_FROM_UPROM_DONE USRAM_INIT_FROM_SPI_DONE SRAM_INIT_FROM_SNVM_DONE SRAM_INIT_FROM_UPROM_DONE SRAM_INIT_FROM_SPI_DONE AUTOCALIB_DONE |
PF_INIT_MONITOR_C0
CORERESET_PF_C0_0
|
CLK EXT_RST_N BANK_x_VDDI_STATUS BANK_y_VDDI_STATUS PLL_POWERDOWN_B PLL_LOCK FABRIC_RESET_N SS_BUSY INIT_DONE FF_US_RESTORE FPGA_POR_N |
CORERESET_PF_C0
Display_Controller_C0_0
|
FRAME_END_O H_SYNC_O RESETN_I V_SYNC_O SYS_CLK_I V_ACTIVE_O ENABLE_I DATA_TRIGGER_O H_RES_O[15:0] V_RES_O[15:0] |
Display_Controller_C0
pattern_generator_verilog_pattern_0
|
DATA_VALID_O SYS_CLK_I FRAME_END_O RESET_N_I LINE_END_O DATA_EN_I RED_O[7:0] FRAME_END_I GREEN_O[7:0] PATTERN_SEL_I[2:0] BLUE_O[7:0] BAYER_O[7:0] |
Test_Pattern_Generator_C1
PF_XCVR_REF_CLK_C0_0
|
RESET_N_I SYS_CLK_I VIDEO_DATA_VALID_I R_CLK_I R_CLK_LOCK G_CLK_I G_CLK_LOCK TMDS_R_O[9:0] B_CLK_I TMDS_G_O[9:0] B_CLK_LOCK TMDS_B_O[9:0] V_SYNC_I XCVR_LANE_0_DATA_O[9:0] H_SYNC_I
DATA_R_I[7:0]
DATA_G_I[7:0]
DATA_B_I[7:0] |
HDMI_TX_C0
PF_TX_PLL_C0_0
PF_XCVR_ERM_C0_0
|
PADs_OUT LANE3_TXD_N CLKS_FROM_TXPLL_0 LANE3_TXD_P LANE0_IN LANE2_TXD_N LANE0_PCS_ARST_N LANE2_TXD_P LANE0_PMA_ARST_N LANE1_TXD_N LANE0_TX_DATA[9:0] LANE1_TXD_P LANE1_IN LANE0_TXD_N LANE1_PCS_ARST_N LANE0_TXD_P LANE1_PMA_ARST_N LANE0_OUT LANE1_TX_DATA[9:0] LANE0_TX_CLK_R LANE2_IN LANE0_TX_CLK_STABLE LANE2_PCS_ARST_N LANE1_OUT LANE2_PMA_ARST_N LANE1_TX_CLK_R LANE2_TX_DATA[9:0] LANE1_TX_CLK_STABLE LANE3_IN LANE2_OUT LANE3_PCS_ARST_N LANE2_TX_CLK_R LANE3_PMA_ARST_N LANE2_TX_CLK_STABLE LANE3_TX_DATA[9:0] LANE3_OUT LANE3_TX_CLK_STABLE |
PF_XCVR_ERM_C0
LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P
PATTERN_SEL_I[2:0] REF_CLK_PAD_P REF_CLK_PAD_N
|
REF_CLK_PAD_P REF_CLK_PAD_NREF_CLK |
|
REF_CLKPLL_LOCKCLKS_TO_XCVR |
PF_XCVR_REF_CLK_C0
PF_TX_PLL_C0
Għal Eżample, f'konfigurazzjonijiet 8-bit, il-komponenti li ġejjin huma l-parti tad-disinn: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) huwa kkonfigurat għal rata tad-dejta ta '1485 Mbps fil-modalità PMA għal TX biss, bil-wisa' tad-dejta kkonfigurat bħala 10 bit għall-modalità 1pxl u Arloġġ ta' referenza ta' 148.5 MHz, ibbażat fuq is-settings tat-tabella preċedenti
• L-output LANE0_TX_CLK_R ta' PF_XCVR_ERM_C0_0 huwa ġġenerat bħala arloġġ ta' 148.5 MHz, ibbażat fuq is-settings tat-tabella preċedenti
• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, u PF_INIT_MONITOR_C0) huma misjuqa minn LANE0_TX_CLK_R, li huwa 148.5 MHz
• R_CLK_I, G_CLK_I, u B_CLK_I huma misjuqa minn LANE3_TX_CLK_R, LANE2_TX_CLK_R, u LANE1_TX_CLK_R, rispettivament
Gwida għall-Utent
DS50003319C – 19
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Integrazzjoni tas-Sistema
Sample integrazzjoni għal, g_BITS_PER_COMPONENT = 8 u g_PIXELS_PER_CLK = 4. Għal Example, f'konfigurazzjonijiet 8-bit, il-komponenti li ġejjin huma l-parti tad-disinn: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) huwa kkonfigurat għal rata tad-dejta ta '2970 Mbps fil-mod PMA għal
TX biss, bil-wisa' tad-dejta kkonfigurat bħala 40-bit għall-modalità 1pxl u arloġġ ta' referenza ta' 148.5 MHz ibbażat fuq is-settings tat-tabella preċedenti
• L-output LANE0_TX_CLK_R ta' PF_XCVR_ERM_C0_0 huwa ġġenerat bħala arloġġ ta' 74.25 MHz, ibbażat fuq is-settings tat-tabella preċedenti
• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, u PF_INIT_MONITOR_C0) huma misjuqa minn LANE0_TX_CLK_R, li huwa 148.5 MHz
• R_CLK_I, G_CLK_I, u B_CLK_I huma misjuqa minn LANE3_TX_CLK_R, LANE2_TX_CLK_R, u LANE1_TX_CLK_R, rispettivament
HDMI TX Sample Disinn, meta kkonfigurat f'g_BITS_PER_COMPONENT = 12 Bit u g_PIXELS_PER_CLK = 1 PXL mode, muri fil-figura li ġejja.
Figura 6-2. HDMI TX Sample Disinn
PF_XCVR_ERM_C0_0
PATTERN_SEL_I[2:0]
REF_CLK_PAD_P REF_CLK_PAD_N
PF_CCC_C1_0
|
REF_CLK_0 OUT0_FABCLK_0PLL_LOCK_0 |
PF_CCC_C1
PF_INIT_MONITOR_C0_0
CORERESET_PF_C0_0
|
CLK EXT_RST_N BANK_x_VDDI_STATUS BANK_y_VDDI_STATUS PLL_POWERDOWN_B PLL_LOCK FABRIC_RESET_N SS_BUSY INIT_DONE FF_US_RESTORE FPGA_POR_N |
CORERESET_PF_C0
Display_Controller_C0_0
|
FRAME_END_O H_SYNC_O RESETN_I V_SYNC_O SYS_CLK_I V_ACTIVE_O ENABLE_I DATA_TRIGGER_O H_RES_O[15:0] V_RES_O[15:0] |
Display_Controller_C0
pattern_generator_verilog_pattern_0
|
DATA_VALID_O SYS_CLK_I FRAME_END_O RESET_N_I LINE_END_O DATA_EN_I RED_O[7:0] FRAME_END_I GREEN_O[7:0] PATTERN_SEL_I[2:0] BLUE_O[7:0] BAYER_O[7:0] |
Test_Pattern_Generator_C0
PF_XCVR_REF_CLK_C0_0
|
REF_CLK_PAD_P REF_CLK_PAD_NREF_CLK |
PF_XCVR_REF_CLK_C0
HDMI_TX_0
|
RESET_N_I SYS_CLK_I VIDEO_DATA_VALID_I R_CLK_I R_CLK_LOCK G_CLK_I G_CLK_LOCK TMDS_R_O[9:0] B_CLK_I TMDS_G_O[9:0] B_CLK_LOCK TMDS_B_O[9:0] V_SYNC_I XCVR_LANE_0_DATA_O[9:0] H_SYNC_I
DATA_R_I[11:4]
DATA_G_I[11:4]
DATA_B_I[11:4] |
HDMI_TX_C0
PF_TX_PLL_C0_0
|
PADs_OUT CLKS_FROM_TXPLL_0 LANE3_TXD_N LANE0_IN LANE3_TXD_P LANE0_PCS_ARST_N LANE2_TXD_N LANE0_PMA_ARST_N LANE2_TXD_P LANE0_TX_DATA[9:0] LANE1_TXD_N LANE1_IN LANE1_TXD_P LANE1_PCS_ARST_N LANE0_TXD_N LANE1_PMA_ARST_N LANE0_TXD_P LANE1_TX_DATA[9:0] LANE0_OUT LANE2_IN LANE1_OUT LANE2_PCS_ARST_N LANE1_TX_CLK_R LANE2_PMA_ARST_N LANE1_TX_CLK_STABLE LANE2_TX_DATA[9:0] LANE2_OUT LANE2_TX_CLK_R LANE3_PCS_ARST_N LANE2_TX_CLK_STABLE LANE3_PMA_ARST_N LANE3_OUT LANE3_TX_DATA[9:0] LANE3_TX_CLK_R LANE3_TX_CLK_STABLE |
PF_XCVR_ERM_C0
LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P
|
FABRIC_POR_N PCIE_INIT_DONE USRAM_INIT_DONE SRAM_INIT_DONE DEVICE_INIT_DONE XCVR_INIT_DONE USRAM_INIT_FROM_SNVM_DONE USRAM_INIT_FROM_UPROM_DONE USRAM_INIT_FROM_SPI_DONE SRAM_INIT_FROM_SNVM_DONE SRAM_INIT_FROM_UPROM_DONE SRAM_INIT_FROM_SPI_DONE AUTOCALIB_DONE |
|
REF_CLKPLL_LOCKCLKS_TO_XCVR |
PF_INIT_MONITOR_C0
PF_TX_PLL_C0
Sample integrazzjoni għal, g_BITS_PER_COMPONENT > 8 u g_PIXELS_PER_CLK = 1. Għal Example, f'konfigurazzjonijiet ta '12-il bit, il-komponenti li ġejjin huma l-parti tad-disinn:
• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) huwa kkonfigurat għal rata tad-dejta ta '111.375 Mbps fil-modalità PMA għal TX biss, bil-wisa' tad-dejta kkonfigurat bħala 10 bit għall-modalità 1pxl u arloġġ ta 'referenza 1113.75 Mbps, ibbażat fuq il- Tabella 6-1 settings
• L-output LANE1_TX_CLK_R ta' PF_XCVR_ERM_C0_0 huwa ġġenerat bħala arloġġ ta' 111.375 MHz, ibbażat fuq il- Tabella 6-1 settings
• R_CLK_I, G_CLK_I, u B_CLK_I huma misjuqa minn LANE3_TX_CLK_R, LANE2_TX_CLK_R, u LANE1_TX_CLK_R, rispettivament
• PF_CCC_C0 jiġġenera arloġġ bl-isem OUT0_FABCLK_0, bi frekwenza ta' 74.25 MHz, meta l-arloġġ tad-dħul huwa 111.375 MHz, li huwa mmexxi minn LANE1_TX_CLK_R
• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, u PF_INIT_MONITOR_C0) huwa mmexxi minn OUT0_FABCLK_0, li huwa 74.25 MHz
Sample integrazzjoni għal, g_BITS_PER_COMPONENT > 8 u g_PIXELS_PER_CLK = 4. Għal Example, f'konfigurazzjonijiet ta '12-il bit, il-komponenti li ġejjin huma l-parti tad-disinn:
• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) huwa kkonfigurat għal rata tad-dejta ta’ 4455 Mbps fil-modalità PMA għal TX biss, bil-wisa’ tad-dejta kkonfigurat bħala 40 bit għall-modalità 4pxl u arloġġ ta’ referenza 111.375 MHz, ibbażat fuq il- Tabella 6-1 settings
• L-output LANE1_TX_CLK_R ta' PF_XCVR_ERM_C0_0 huwa ġġenerat bħala arloġġ ta' 111.375 MHz, ibbażat fuq il- Tabella 6-1 settings
Gwida għall-Utent
DS50003319C – 20
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Integrazzjoni tas-Sistema
• R_CLK_I, G_CLK_I, u B_CLK_I huma misjuqa minn LANE3_TX_CLK_R, LANE2_TX_CLK_R, u LANE1_TX_CLK_R, rispettivament
• PF_CCC_C0 jiġġenera arloġġ bl-isem OUT0_FABCLK_0, bi frekwenza ta' 74.25 MHz, meta l-arloġġ tad-dħul huwa 111.375 MHz, li huwa mmexxi minn LANE1_TX_CLK_R
• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, u PF_INIT_MONITOR_C0) huwa mmexxi minn OUT0_FABCLK_0, li huwa 74.25 MHz
Gwida għall-Utent
DS50003319C – 21
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Storja tar-Reviżjoni
7. Storja tar-Reviżjoni (Saqsi mistoqsija)
L-istorja tar-reviżjoni tiddeskrivi l-bidliet li ġew implimentati fid-dokument. Il-bidliet huma elenkati b'reviżjoni, li tibda bil-pubblikazzjoni l-aktar attwali.
Tabella 7-1. Storja tar-Reviżjoni
|
Reviżjoni |
Data |
Deskrizzjoni |
|
C |
05/2024 |
Din li ġejja hija l-lista tal-bidliet fir-reviżjoni Ċ tad-dokument: • Aġġornat Introduzzjoni sezzjoni • Neħħew it-tabelli tal-użu tar-riżorsi għal pixel wieħed u erba 'pixels u miżjuda Tabella 2 u Tabella 3 in 1. Użu tar-Riżorsi sezzjoni • Aġġornat Tabella 3-1 fil- 3.1. Parametri tal-Konfigurazzjoni sezzjoni • Miżjud Tabella 3-6 u Tabella 3-7 fil- 3.2. Portijiet sezzjoni • Miżjud 6. Integrazzjoni tas-Sistema sezzjoni |
|
B |
|
09/2022 Din li ġejja hija l-lista tal-bidliet fir-reviżjoni B tad-dokument: • Aġġorna l-kontenut tal-Karatteristiċi u Introduzzjoni • Miżjud Figura 2-2 għall-Modalità Awdjo b'diżabilità • Miżjud Tabella 3-4 u Tabella 3-5 • Aġġornata l- Tabella 3-2 u Tabella 3-3 • Aġġornat Tabella 3-1 • Aġġornat 1. Użu tar-Riżorsi • Aġġornat Figura 1-1 • Aġġornat Figura 5-3 |
|
A |
|
04/2022 Din li ġejja hija l-lista tal-bidliet fir-reviżjoni A tad-dokument: • Id-dokument ġie emigrat għall-mudell tal-Mikroċipp • In-numru tad-dokument ġie aġġornat għal DS50003319 minn 50200863 |
|
2.0 |
— |
Dan li ġej huwa sommarju tal-bidliet li saru f'din ir-reviżjoni. • Karatteristiċi Miżjuda u Familji Appoġġjati sezzjonijiet |
|
1.0 |
|
08/2021 Reviżjoni inizjali |
Gwida għall-Utent
DS50003319C – 22
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Appoġġ FPGA Microchip
Il-grupp ta' prodotti Microchip FPGA jappoġġja l-prodotti tiegħu b'diversi servizzi ta' appoġġ, inkluż is-Servizz tal-Klijent, iċ-Ċentru ta' Appoġġ Tekniku tal-Klijent, websit, u uffiċċji tal-bejgħ madwar id-dinja. Il-klijenti huma ssuġġeriti li jżuru r-riżorsi onlajn tal-Mikroċippa qabel ma jikkuntattjaw lill-appoġġ peress li huwa probabbli ħafna li l-mistoqsijiet tagħhom diġà ġew imwieġba.
Ikkuntattja Ċentru ta' Appoġġ Tekniku permezz tal- websit fuq www.microchip.com/support. Semmi n-numru tal-Parti tal-Apparat FPGA, agħżel il-kategorija tal-każ xierqa, u ttella 'disinn files filwaqt li toħloq każ ta ' appoġġ tekniku.
Ikkuntattja lis-Servizz tal-Klijent għal appoġġ mhux tekniku tal-prodott, bħall-ipprezzar tal-prodott, titjib tal-prodott, informazzjoni ta’ aġġornament, status tal-ordni, u awtorizzazzjoni.
• Mill-Amerika ta’ Fuq, ċempel 800.262.1060
• Mill-bqija tad-dinja, ċempel 650.318.4460
• Fax, minn kullimkien fid-dinja, 650.318.8044
Informazzjoni dwar il-Mikroċippa
Il-Mikroċippa Websit
Microchip jipprovdi appoġġ onlajn permezz tagħna websit fuq www.microchip.com/. Dan websit huwa użat biex tagħmel files u informazzjoni faċilment disponibbli għall-klijenti. Uħud mill-kontenut disponibbli jinkludi:
• Appoġġ għall-Prodott – Folji tad-dejta u errata, noti tal-applikazzjoni u sample programmi, riżorsi tad-disinn, gwidi tal-utent u dokumenti ta 'appoġġ tal-ħardwer, l-aħħar rilaxxi ta' softwer u softwer arkivjat
• Appoġġ Tekniku Ġenerali – Mistoqsijiet Frekwenti (FAQs), talbiet ta’ appoġġ tekniku, gruppi ta’ diskussjoni onlajn, lista tal-membri tal-programm tal-imsieħba tad-disinn ta’ Microchip
• Negozju ta' Microchip – Selettur tal-prodotti u gwidi tal-ordnijiet, l-aħħar stqarrijiet għall-istampa tal-Mikroċipp, elenku ta’ seminars u avvenimenti, listi tal-uffiċċji tal-bejgħ tal-Mikroċipp, distributuri u rappreżentanti tal-fabbriki
Servizz ta' Notifika ta' Bidla fil-Prodott
Is-servizz ta 'notifika tal-bidla tal-prodott ta' Microchip jgħin biex iżomm lill-klijenti kurrenti dwar il-prodotti Microchip. L-abbonati se jirċievu notifika bl-email kull meta jkun hemm bidliet, aġġornamenti, reviżjonijiet jew errata relatati ma 'familja ta' prodotti speċifikata jew għodda ta 'żvilupp ta' interess.
Biex tirreġistra, mur fuq www.microchip.com/pcn u segwi l-istruzzjonijiet tar-reġistrazzjoni. Appoġġ għall-Klijent
Utenti ta' prodotti Microchip jistgħu jirċievu assistenza permezz ta' diversi mezzi: • Distributur jew Rappreżentant
• Uffiċċju tal-Bejgħ Lokali
• Inġinier tas-Soluzzjonijiet Inkorporati (ESE)
• Għajnuna teknika
Il-klijenti għandhom jikkuntattjaw lid-distributur, ir-rappreżentant jew l-ESE tagħhom għall-appoġġ. Uffiċċji tal-bejgħ lokali huma wkoll disponibbli biex jgħinu lill-klijenti. Lista ta' uffiċċji u postijiet tal-bejgħ hija inkluża f'dan id-dokument.
L-appoġġ tekniku huwa disponibbli permezz tal- websit fuq: www.microchip.com/support Karatteristika tal-Protezzjoni tal-Kodiċi tat-Tagħmir tal-Mikroċippa
Innota d-dettalji li ġejjin tal-karatteristika tal-protezzjoni tal-kodiċi fuq il-prodotti Microchip:
Gwida għall-Utent
DS50003319C – 23
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
• Il-prodotti tal-Mikroċippa jissodisfaw l-ispeċifikazzjonijiet li jinsabu fl-Iskeda tad-Data tal-Mikroċippa partikolari tagħhom.
• Microchip jemmen li l-familja ta 'prodotti tagħha hija sigura meta tintuża fil-mod maħsub, fi ħdan l-ispeċifikazzjonijiet operattivi, u taħt kundizzjonijiet normali.
• Microchip valuri u jipproteġi b'mod aggressiv id-drittijiet tal-proprjetà intellettwali tiegħu. It-tentattivi biex jiksru l-karatteristiċi tal-protezzjoni tal-kodiċi tal-prodott Microchip huma strettament ipprojbiti u jistgħu jiksru l-Att dwar id-Dritt tal-Millenju Diġitali.
• La Microchip u lanqas kwalunkwe manifattur ieħor tas-semikondutturi ma jistgħu jiggarantixxu s-sigurtà tal-kodiċi tiegħu. Il-protezzjoni tal-kodiċi ma tfissirx li qed niggarantixxu li l-prodott huwa "li ma jinkisirx". Il-protezzjoni tal-kodiċi qed tevolvi kontinwament. Microchip hija impenjata li ttejjeb kontinwament il-karatteristiċi tal-protezzjoni tal-kodiċi tal-prodotti tagħna.
Avviż Legali
Din il-pubblikazzjoni u l-informazzjoni hawnhekk jistgħu jintużaw biss mal-prodotti Microchip, inkluż biex jiddisinjaw, jittestjaw, u jintegraw prodotti Microchip mal-applikazzjoni tiegħek. L-użu ta' din l-informazzjoni bi kwalunkwe mod ieħor jikser dawn it-termini. L-informazzjoni dwar l-applikazzjonijiet tal-apparat hija pprovduta biss għall-konvenjenza tiegħek u tista’ tiġi sostitwita minn aġġornamenti. Hija r-responsabbiltà tiegħek li tiżgura li l-applikazzjoni tiegħek tilħaq l-ispeċifikazzjonijiet tiegħek. Ikkuntattja l-uffiċċju lokali tal-bejgħ tal-Mikroċippa tiegħek għal appoġġ addizzjonali jew, ikseb appoġġ addizzjonali fuq www.microchip.com/en-us/support/design-help/client-support-services.
DIN L-INFORMAZZJONI HIJA PROVVISTA MILL-MICROCHIP “KIF INHI”. MICROCHIP MA JAGĦMEL L-EBDA RAPPREŻENTAZZJONIJIET JEW GARANZIJI TA’ KULL TIP KEMM KEMM ESPLIĊI JEW IMPLIKATI, BIL-MIKTUBA JEW ORALI, STATUTAJI JEW MOD IEĦOR, RELATATI MA’ L-INFORMAZZJONI INKLUŻI IMMA MHUX LIMITATA GĦAL KWALUNKWE GARANZIJI IMPLICITI TA’ NUQQAS TA’ Ksur, KUMMERĊJALITÀ U PARTECJENZA GĦALL-AFFARIJIET. GARANZIJI RELATATI MAL-KONDIZZJONI, KWALITÀ, JEW PRESTAZZJONI TAGĦHA.
FL-EBDA KAŻ MIKROCHIP MA JKUN RESPONSABBLI GĦAL KWALUNKWE TELF INDIRETT, SPEĊJALI, PUNITTIVI, INĊIDENTALI, JEW KONSEKWENZJALI, ĦSARA, SPIŻA, JEW SPEJJA TA’ KULL TIP RELATATI MA’ L-INFORMAZZJONI JEW L-UŻU TAGĦHA, IKUN IKKAWŻAT, ANKE KIF JINKUN ADMIKU. POSSIBILITÀ JEW IL-DANNI HUMA PREVESTIBLI. SAL-KIT SĦIĦ PERMESS MILL-LIĠI, IR-RESPONSABBILTÀ TOTALI TA' MICROCHIP DWAR KOLLHA TALBIET B'XI MOD RELATATI MA' L-INFORMAZZJONI JEW L-UŻU TAGĦHA MHUX SE TAQBED MILL-AMMONT TA' MIŻATI, JEKK HEKK, LI INTI ĦALLAS DIRETTAMENT LILL-MICROCHIP GĦALL-INFORMAZZJONI.
L-użu ta 'apparati Microchip f'applikazzjonijiet ta' appoġġ għall-ħajja u/jew sigurtà huwa kompletament għar-riskju tax-xerrej, u x-xerrej jaqbel li jiddefendi, jindennizza u jżomm lil Microchip mingħajr ħsara minn kull ħsara, pretensjoni, ilbiesi, jew spejjeż li jirriżultaw minn tali użu. L-ebda liċenzja ma tingħata, impliċitament jew mod ieħor, taħt xi drittijiet ta' proprjetà intellettwali ta' Microchip sakemm ma jkunx iddikjarat mod ieħor.
Trademarks
L-isem u l-logo tal-Mikroċippa, il-logo tal-Mikroċippa, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStyluuchs, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, u XMEGA huma trademarks reġistrati ta' Microchip Technology Incorporated fl-Istati Uniti u f'pajjiżi oħra.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider, u ZL huma trademarks reġistrati ta' Microchip Technology Incorporated fl-Istati Uniti.
Soppressjoni taċ-Ċavetta Adjaċenti, AKS, Analog-for-the-Digital Age, Kwalunkwe Kondensatur, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEMnet.
Gwida għall-Utent
DS50003319C – 24
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Tqabbil Medja, DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Programmazzjoni Serjali In-Circuit, ICSP, INICnet, Parallelment Intelliġenti, IntelliMOS, Konnettività Inter-Chip, JitterBlocker, Knob-on-Display, MarginLink, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Ħin Fiduċjarju, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, u ZENA huma trademarks ta' Microchip Technology Incorporated fl-Istati Uniti u f'pajjiżi oħra.
SQTP hija marka ta' servizz ta' Microchip Technology Incorporated fl-Istati Uniti
Il-logo Adaptec, Frequency on Demand, Silicon Storage Technology, u Symmcom huma trademarks reġistrati ta' Microchip Technology Inc. f'pajjiżi oħra.
GestIC hija trademark reġistrata ta' Microchip Technology Germany II GmbH & Co. KG, sussidjarja ta' Microchip Technology Inc., f'pajjiżi oħra.
It-trademarks l-oħra kollha msemmija hawn huma proprjetà tal-kumpaniji rispettivi tagħhom. © 2024, Microchip Technology Incorporated u s-sussidjarji tagħha. Id-Drittijiet kollha Riżervati. ISBN:
Sistema ta 'Ġestjoni tal-Kwalità
Għal informazzjoni dwar is-Sistemi ta' Ġestjoni tal-Kwalità ta' Microchip, jekk jogħġbok żur www.microchip.com/quality.
Gwida għall-Utent
DS50003319C – 25
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Bejgħ u Servizz mad-dinja kollha
AMERIKA ASJA/PAĊIFIKU ASJA/EWROPA PAĊIFIKU
Uffiċċju Korporattiv
2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200
Fax: 480-792-7277
Appoġġ Tekniku:
www.microchip.com/support Web Indirizz:
Atlanta
Duluth, GA
Tel: 678-957-9614
Fax: 678-957-1455
Austin, TX
Tel: 512-257-3370
Boston
Westborough, MA
Tel: 774-760-0087
Fax: 774-760-0088
Chicago
Itasca, IL
Tel: 630-285-0071
Fax: 630-285-0075
Dallas
Addison, TX
Tel: 972-818-7423
Fax: 972-818-2924
Detroit
Novi, MI
Tel: 248-848-4000
Houston, TX
Tel: 281-894-5983
Indianapolis
Noblesville, IN
Tel: 317-773-8323
Fax: 317-773-5453
Tel: 317-536-2380
Los Angeles
Mission Viejo, CA
Tel: 949-462-9523
Fax: 949-462-9608
Tel: 951-273-7800
Raleigh, NC
Tel: 919-844-7510
New York, NY
Tel: 631-435-6000
San Jose, CA
Tel: 408-735-9110
Tel: 408-436-4270
Kanada – Toronto
Tel: 905-695-1980
Fax: 905-695-2078
Awstralja – Sydney Tel: 61-2-9868-6733 Iċ-Ċina – Beijing
Tel: 86-10-8569-7000 Iċ-Ċina – Chengdu
Tel: 86-28-8665-5511 Iċ-Ċina – Chongqing Tel: 86-23-8980-9588 Iċ-Ċina – Dongguan Tel: 86-769-8702-9880 Ċina – Guangzhou Tel: 86-20-8755-8029 Iċ-Ċina – Hangzhou Tel: 86-571-8792-8115 Iċ-Ċina – Hong Kong SAR Tel: 852-2943-5100 Iċ-Ċina – Nanjing
Tel: 86-25-8473-2460 Iċ-Ċina – Qingdao
Tel: 86-532-8502-7355 Iċ-Ċina – Shanghai
Tel: 86-21-3326-8000 Iċ-Ċina – Shenyang Tel: 86-24-2334-2829 Ċina – Shenzhen Tel: 86-755-8864-2200 Iċ-Ċina – Suzhou
Tel: 86-186-6233-1526 Iċ-Ċina – Wuhan
Tel: 86-27-5980-5300 Iċ-Ċina – Xian
Tel: 86-29-8833-7252 Iċ-Ċina – Xiamen
Tel: 86-592-2388138 Iċ-Ċina – Zhuhai
Tel: 86-756-3210040
Indja – Bangalore
Tel: 91-80-3090-4444
Indja – New Delhi
Tel: 91-11-4160-8631
Indja - Pune
Tel: 91-20-4121-0141
Ġappun – Osaka
Tel: 81-6-6152-7160
Ġappun – Tokyo
Tel: 81-3-6880- 3770
Korea – Daegu
Tel: 82-53-744-4301
Korea – Seoul
Tel: 82-2-554-7200
Malasja – Kuala Lumpur Tel: 60-3-7651-7906
Malasja – Penang
Tel: 60-4-227-8870
Filippini – Manila
Tel: 63-2-634-9065
Singapor
Tel: 65-6334-8870
Tajwan – Hsin Chu
Tel: 886-3-577-8366
Tajwan – Kaohsiung
Tel: 886-7-213-7830
Tajwan – Tajpej
Tel: 886-2-2508-8600
Tajlandja – Bangkok
Tel: 66-2-694-1351
Vjetnam – Ho Chi Minh
Tel: 84-28-5448-2100
Gwida għall-Utent
L-Awstrija – Wels
Tel: 43-7242-2244-39
Fax: 43-7242-2244-393
Id-Danimarka – Kopenħagen
Tel: 45-4485-5910
Fax: 45-4485-2829
Il-Finlandja – Espoo
Tel: 358-9-4520-820
Franza – Pariġi
Tel: 33-1-69-53-63-20
Fax: 33-1-69-30-90-79
Il-Ġermanja – Garching
Tel: 49-8931-9700
Il-Ġermanja – Haan
Tel: 49-2129-3766400
Il-Ġermanja – Heilbronn
Tel: 49-7131-72400
Il-Ġermanja – Karlsruhe
Tel: 49-721-625370
Il-Ġermanja – Munich
Tel: 49-89-627-144-0
Fax: 49-89-627-144-44
Il-Ġermanja – Rosenheim
Tel: 49-8031-354-560
Iżrael – Hod Hasharon
Tel: 972-9-775-5100
Italja – Milan
Tel: 39-0331-742611
Fax: 39-0331-466781
L-Italja – Padova
Tel: 39-049-7625286
Olanda – Drunen
Tel: 31-416-690399
Fax: 31-416-690340
Norveġja – Trondheim
Tel: 47-72884388
Polonja – Varsavja
Tel: 48-22-3325737
Rumanija – Bukarest
Tel: 40-21-407-87-50
Spanja – Madrid
Tel: 34-91-708-08-90
Fax: 34-91-708-08-91
L-Isvezja – Gothenberg
Tel: 46-31-704-60-40
L-Isvezja – Stokkolma
Tel: 46-8-5090-4654
Renju Unit – Wokingham
Tel: 44-118-921-5800
Fax: 44-118-921-5820
DS50003319C – 26
© 2024 Microchip Technology Inc. u s-sussidjarji tagħha
Dokumenti / Riżorsi
 |
MIKROCHIP DS50003319C-13 Ethernet HDMI TX IP [pdfGwida għall-Utent DS50003319C - 13, DS50003319C - 2, DS50003319C - 3, DS50003319C-13 Ethernet HDMI TX IP, DS50003319C-13, Ethernet HDMI TX IP, HDMI TX IP, IP |
