MICROCHIP DS50003319C-13 Ethernet HDMI TX IP User Guide

U trasmettitore IP di l'Interfaccia Multimediale d'Alta Definizione (HDMI) di Microchip supporta a trasmissione di dati di pacchetti video è audio descritti in a specificazione standard HDMI.

HDMI impiega Transition Minimized Differential Signaling (TMDS) per trasmette in modu efficiente volumi sustanziali di dati digitale à traversu distanze di cable estese, assicurendu una trasmissione di signali digitale à alta velocità, seriale è affidabile. Un ligame TMDS hè custituitu da un unicu canale di clock è trè canali di dati. U video clock pixel hè trasmessu nantu à u canale di clock TMDS, chì aiuta à mantene i signali in sincronizazione. I dati video sò purtati cum'è pixel 24-bit nantu à i trè canali di dati TMDS, induve ogni canale di dati hè designatu per u cumpunente di culore rossu, verde è blu. I dati audio sò purtati cum'è pacchetti di 8-bit nantu à u canale TMDS verde è rossu.

L'encoder TMDS permette di trasmette dati seriali à alta velocità, minimizendu u potenziale per l'Interferenza Elettromagnetica (EMI) nantu à i cavi di rame minimizendu u numeru di transizioni (riducendu l'interferenza trà i canali), è ottene un equilibriu di Corrente Diretta (DC) nantu à i fili. , mantenendu u numeru di uni è zeri nantu à a linea quasi uguali.

HDMI TX IP hè pensatu per esse usatu cù PolarFire® Transceivers di i dispositi SoC è PolarFire. L'IP hè cumpatibile cù HDMI 1.4 è HDMI 2.0, chì sustene finu à 60 frames per seconda, cù una larghezza di banda massima di 18 Gbps. L'IP usa un codificatore TMDS chì converte e dati video 8-bit per canale è pacchettu audio in a sequenza 10-bit DC-balanced, è a transizione minimizzata. Dopu hè trasmessu in serie à una tarifa di 10-bits per pixel, per canale. Durante u periodu di blanking video, i tokens di cuntrollu sò trasmessi. Questi tokens sò generati nantu à i signali hsync è vsync. Durante u periodu di l'isula di dati, u pacchettu audio hè trasmessu cum'è pacchetti di 10 bit in u canali rossu è verde.

Guida d'usu

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Riassuntu

A tabella seguente furnisce un riassuntu di e caratteristiche IP HDMI TX.

Tabella 1. Caratteristiche HDMI TX IP

Versione Core	Questa guida d'utilizatore supporta HDMI TX IP v5.2.0
Supportatu Famiglie di Dispositivi	• PolarFire® SoC • PolarFire
U Flussu di Strumenta Supportatu	Richiede Libero® SoC v11.4 o versioni successive
Supportatu Interfacce	L'interfacce supportate da l'IP HDMI TX sò: • AXI4-Stream - Stu core supporta AXI4-Stream à i porti di input. Quandu hè cunfiguratu in questu modu, l'IP piglia i signali di lagnanza standard AXI4 Stream cum'è input. • Interfaccia di cunfigurazione AXI4-Lite - Stu Core supporta l'interfaccia di cunfigurazione AXI4-Lite per u requisitu 4Kp60. In questu modu, l'input IP sò furniti da SoftConsole. • Nativu - Quandu cunfiguratu in questu modu, IP piglia signali video è audio nativi cum'è input.
Licenza	HDMI TX IP hè furnitu cù e duie opzioni di licenza seguenti: • Criptatu: U codice RTL criptatu cumpletu hè furnitu per u core. Hè dispunibule gratuitamente cù qualsiasi licenza Libero, chì permette à u core per esse instantiatu cù SmartDesign. Pudete realizà Simulazione, Sintesi, Layout, è programà u siliciu FPGA utilizendu a suite di design Libero. • RTL: U codice fonte RTL cumpletu hè licenze chjusu, chì deve esse acquistatu separatamente.

Features

HDMI TX IP hà e seguenti caratteristiche:

• Compatible per HDMI 2.0 è 1.4b

• Supporta unu o quattru simbulu / pixel per input clock

• Supporta Resolutions sin'à 3840 x 2160 à 60 fps

• Supporta 8, 10, 12, è prufundità di culore 16-bit

• Supporta furmati di culore cum'è RGB, YUV 4:2:2, è YUV 4:4:4

• Supports audio sin'à 32 canali

• Supports Encoding Scheme - TMDS

• Supports Native è AXI4 Stream Video è interfaccia Audio Dati

• Supporta l'interfaccia di Configurazione Nativa è AXI4-Lite per a mudificazione di i paràmetri

Istruzzioni di stallazione

U core IP deve esse installatu à u Catalogu IP di Libero® U software SoC automaticamente attraversu a funzione d'aghjurnamentu di u Catalogu IP in u software Libero SoC, o hè scaricatu manualmente da u catalogu. Una volta chì u core IP hè stallatu in u Catalogu IP di u software Libero SoC, hè cunfiguratu, generatu è instanziatu in SmartDesign per l'inclusione in u prughjettu Libero.

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Utilizazione di risorse (Fate una quistione)

HDMI TX IP hè implementatu in PolarFire® FPGA (MPF300T - 1FCG1152I Package).

A tavula seguente lista i risorse utilizati quandu g_PIXELS_PER_CLK = 1PXL.

Tabella 2. Utilizazione di risorse per 1PXL

	g_COLOR_FORMAT g_BITS_PER_COMPONENT (bits)	g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Fabric		4LUT	Tissu DFF	Interfaccia 4LUT	Interfaccia DFF	uSRAM (64×12)
RGB	8	Attivà	Disattivà	787	514	108	108	9
	8	Disattivà	Disattivà	819	502	108	108	9
	10	Disattivà	Disattivà	1070	849	156	156	13
	12	Disattivà	Disattivà	1084	837	156	156	13
	16	Disattivà	Disattivà	1058	846	156	156	13
YCbCr422	8	Disattivà	Disattivà	696	473	96	96	8
YCbCr444	8	Disattivà	Disattivà	819	513	108	108	9
	10	Disattivà	Disattivà	1068	849	156	156	13
	12	Disattivà	Disattivà	1017	837	156	156	13
	16	Disattivà	Disattivà	1050	845	156	156	13

A tavula seguente lista i risorse utilizati quandu g_PIXELS_PER_CLK = 4PXL.

Tabella 3. Utilizazione di risorse per 4PXL

	g_COLOR_FORMAT g_BITS_PER_COMPONENT (bits)	g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Fabric		4LUT	Tissu DFF	Interfaccia 4LUT	Interfaccia DFF	uSRAM (64×12)
RGB	8	Disattivà	Attivà	4078	2032	144	144	12
		Attivà	Disattivà	1475	2269	144	144	12
		Disattivà	Disattivà	1393	1092	144	144	12
	10	Disattivà	Disattivà	2151	1635	264	264	22
	12	Disattivà	Disattivà	1909	1593	264	264	22
	16	Disattivà	Disattivà	1645	1284	264	264	22
YCbCr422	8	Disattivà	Disattivà	1265	922	144	144	12
YCbCr444	8	Disattivà	Disattivà	1119	811	144	144	12
	10	Disattivà	Disattivà	2000	1627	264	264	22
	12	Disattivà	Disattivà	1909	1585	264	264	22
	16	Disattivà	Disattivà	1604	1268	264	264	22

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Configuratore IP HDMI TX

1. Configuratore IP HDMI TX (Fate una quistione)

Questa sezione furnisce un sopraview di l'interfaccia HDMI TX Configurator è i so diversi cumpunenti.

U Configuratore HDMI TX furnisce una interfaccia grafica per stabilisce u core HDMI TX per esigenze specifiche di trasmissione video. Stu configuratore permette à l'utilizatori di selezziunà paràmetri cum'è Bits Per Component, Formatu di culore, Numeru di Pixel, Modu Audio, Interfaccia, Testbench è Licenza. Hè essenziale per aghjustà questi paràmetri currettamente per assicurà a trasmissione efficace di dati video per HDMI.

L'interfaccia di u Configuratore HDMI TX hè custituita da diversi menu drop-down è opzioni chì permettenu à l'utilizatori di persunalizà i paràmetri di trasmissione HDMI. E cunfigurazioni chjave sò descritte in Table 3-1.

A figura seguente furnisce un dettagliu view di l'interfaccia HDMI TX Configurator.

Figura 1-1. Configuratore IP HDMI TX

L'interfaccia include ancu i buttoni OK è Annulla per cunfirmà o scartà e cunfigurazioni fatte.

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Implementazione di hardware

2. Implementazione di hardware (Fate una quistione)

Trasmettitore HDMI (TX) hè custituitu da dui stages:

• Una operazione XOR / XNOR, chì minimize u numeru di transizioni

• Un INV / NONINV, chì minimizes a disparità (equilibriu DC). I dui bits extra sò aghjuntu à questu stage di u funziunamentu. I dati di cuntrollu (hsync è vsync) sò codificati à 10 bit in quattru combinazioni pussibuli per aiutà u ricevitore à sincronizà u so clock cù u trasmettitore. Un transceiver deve esse usatu cù l'IP HDMI TX per serializza i 10 bits (modu 1 pixel) o 40 bits (modu 4 pixel).

U cunfiguratore mostra ancu una rapprisintazioni di u core HDMI Tx, marcatu HDMI_TX_0, chì indica e diverse cunnessione di input è output chì sò interfacciate cù u core. Ci sò trè modi per l'interfaccia HDMI TX è sò spiegati cusì:

Modu formatu di culore RGB

I porti di HDMI TX IP per un pixel per clock quandu u modu audio hè attivatu è u formatu di culore hè RGB per PolarFire® i dispusitivi hè mostratu in a figura seguente. Una rappresentazione visuale di i porti di u core HDMI Tx cusì:

• I signali di u clock di cuntrollu sò R_CLK_LOCK, G_CLK_LOCK è B_CLK_LOCK. I signali di clock sò R_CLK_I, G_CLK_I è B_CLK_I.

• Canali di dati cumpresi DATA_R_I, DATA_G_I, è DATA_B_I.

• I signali Auxiliary Data sò AUX_DATA_R_I è AUX_DATA_G_I.

Figura 2-1. Schema di bloccu IP HDMI TX (formatu di culore RGB)

Per più infurmazione nantu à i segnali I/O per u formatu di culore RGB, vede Table 3-2.

YCbCr444 Modu di Formatu di Culore

I porti di HDMI TX IP per un pixel per clock quandu u modu di l'audio hè attivatu è u formatu Color hè YCbCr444 hè mostratu in a figura seguente. Una rappresentazione visuale di i porti di u core HDMI Tx cusì:

• I signali di cuntrollu sò Y_CLK_LOCK, Cb_CLK_LOCK, è Cr_CLK_LOCK.

• I signali di clock sò Y_CLK_I, Cb_CLK_I è Cr_CLK_I.

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Implementazione di hardware

• Canali di dati cumpresi DATA_Y_I, DATA_Cb_I, è DATA_Cr_I.

• Auxiliary signali input Dati sò AUX_DATA_Y_I è AUX_DATA_C_I.

Figura 2-2. Schema di bloccu IP HDMI TX (Formato di culore YCbCr444)

Per più infurmazione nantu à i signali I/O per u formatu di culore YCbCr444, vede Table 3-6. YCbCr422 Modu di Formatu di Culore

I porti di HDMI TX IP per un pixel per clock quandu u modu di l'audio hè attivatu è u formatu Color hè YCbCr422 hè mostratu in a figura seguente. Una rappresentazione visuale di i porti di u core HDMI Tx cusì:

• I signali di cuntrollu sò LANE1_CLK_LOCK, LANE2_CLK_LOCK, è LANE3_CLK_LOCK. • I signali di clock sò LANE1_CLK_I, LANE2_CLK_I è LANE3_CLK_I.

• Canali di dati cumpresi DATA_Y_I è DATA_C_I.

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Implementazione di hardware

Figura 2-3. Schema di bloccu IP HDMI TX (Formato di culore YCbCr422)

Per più infurmazione nantu à i signali I/O per u formatu di culore YCbCr422, vede Table 3-7 Guida d'usu

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Parametri HDMI TX è signali d'interfaccia

3. Parametri HDMI TX è signali d'interfaccia (Fate una quistione)

Questa sezione discute i paràmetri in u configuratore GUI HDMI TX è i segnali I / O. 3.1 Parametri di cunfigurazione (Fate una quistione)

A tavula seguente lista i paràmetri di cunfigurazione in l'IP HDMI TX.

Table 3-1. Parametri di cunfigurazione

Nome di u paràmetru	Descrizzione
Formatu di culore	Definisce u spaziu di culore. Supporta i seguenti formati di culore: • RGB • YCbCr422 • YCbCr444
Numero di bit per cumpunente	Specifica u numeru di bit per cumpunente di culore. Supporta 8, 10, 12 è 16 bits per cumpunente.
Numero di Pixelli	Indica u numeru di pixel per input di clock: • Pixel per clock = 1 • Pixel per clock = 4
Supportu 4Kp60	Supportu per a risoluzione 4K à 60 frames per seconda: • Quandu 1, u supportu 4Kp60 hè attivatu • Quandu 0, u supportu 4Kp60 hè disattivatu
Modu Audio	Configura u modu di trasmissione audio. Dati audio per u canali R è G: • Habilita • Disable
Interfaccia	Stream nativu è AXI
banc d'essai	Permette a selezzione di un ambiente di testbench. Supporta i seguenti ozzione testbench: • User • Nimu
Licenza	Specifica u tipu di licenza. Fornisce e seguenti duie opzioni di licenza: • RTL • Encrypted

3.2 Porti (Fate una quistione)

A tavula seguente elenca i porti di input è output di l'IP HDMI TX per l'interfaccia nativa quandu u modu Audio hè attivatu è u formatu Color hè RGB.

Table 3-2. Segnali di input è output

Signal Name	Direzzione	Larghezza	Descrizzione
SYS_CLK_I	Input	1-bit	Clock di u sistema, di solitu u listessu clock cum'è u controller di visualizazione
RESET_N_I	Input	1-bit	Segnale asincronu attivu-bassu reset
VIDEO_DATA_VALID_I	Input	1-bit	Dati Video input validu
AUDIO_DATA_VALID_I	Input	1-bit	Dati di pacchettu audio input validu
R_CLK_I	Input	1-bit	Clock TX per u canali "R" da XCVR
R_CLK_LOCK	Input	1-bit	TX_CLK_STABLE per u canali R da XCVR
G_CLK_I	Input	1-bit	Clock TX per u canali "G" da XCVR
G_CLK_LOCK	Input	1-bit	TX_CLK_STABLE per u canali G da XCVR
B_CLK_I	Input	1-bit	Clock TX per u canali "B" da XCVR

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Parametri HDMI TX è signali d'interfaccia

………..cuntinuà Signale Nome Direzzione Larghezza Descrizzione
B_CLK_LOCK	Input	1-bit	TX_CLK_STABLE per u canali B da XCVR
H_SYNC_I	Input	1-bit	Impulsu di sincronia horizontale
V_SYNC_I	Input	1-bit	Impulsu di sincronia verticale
PACKET_HEADER_I	Input	PIXELS_PER_CLK*1	Intestazione di pacchettu per dati di pacchettu audio
DATA_R_I	Input	PIXELS_PER_CLK*8	Ingressu dati "R".
DATA_G_I	Input	PIXELS_PER_CLK*8	Input dati "G".
DATA_B_I	Input	PIXELS_PER_CLK*8	Input dati "B".
AUX_DATA_R_I	Input	PIXELS_PER_CLK*4	Pacchettu audio di dati di u canali "R".
AUX_DATA_G_I	Input	PIXELS_PER_CLK*4	Pacchettu audio di dati di u canali "G".
TMDS_R_O	Output	PIXELS_PER_CLK*10	Dati codificati "R".
TMDS_G_O	Output	PIXELS_PER_CLK*10	Dati codificati "G".
TMDS_B_O	Output	PIXELS_PER_CLK*10	Dati codificati "B".

A tavula seguente lista i porti per l'interfaccia AXI4 Stream cù Audio Enable.

Table 3-3. Porti di input è output per l'interfaccia Stream AXI4

Port Name Type		Larghezza	Descrizzione
TDATA_I	Input	3 * g_BITS_PER_COMPONENT * g_PIXELS_PER_CLK Input data video
TVALID_I	Input	1-bit	Input video validu
TREADY_O Output 1-bit			Segnale di prontu slave di uscita
TUSER_I	Input	PIXELS_PER_CLK*9 + 5	bit 0 = micca usatu bit 1 = VSYNC bit 2 = HSYNC bit 3 = micca usatu bit [3 + g_PIXELS_PER_CLK: 4] = Bit di intestazione di pacchettu [4 + g_PIXELS_PER_CLK] = Dati audio validi bit [(5 * g_PIXELS_PER_CLK) + 4: (1g_PIXELS_PER_CLK) + 5] = Audio G dati bit [(9 g_PIXELS_PER_CLK) + 4: (5*g_PIXELS_PER_CLK) + 5] = Dati Audio R

A tavula seguente lista i porti di input è output di l'IP HDMI TX per l'interfaccia nativa quandu u modu Audio hè disattivatu.

Table 3-4. Segnali di input è output

Signal Name	Direzzione	Larghezza	Descrizzione
SYS_CLK_I	Input	1-bit	Clock di u sistema, di solitu u listessu clock cum'è u controller di visualizazione
RESET_N_I	Input	1-bit	Segnale di reset attivu asincronu-bassu
VIDEO_DATA_VALID_I	Input	1-bit	Dati Video input validu
R_CLK_I	Input	1-bit	Clock TX per u canali "R" da XCVR
R_CLK_LOCK	Input	1-bit	TX_CLK_STABLE per u canali R da XCVR
G_CLK_I	Input	1-bit	Clock TX per u canali "G" da XCVR
G_CLK_LOCK	Input	1-bit	TX_CLK_STABLE per u canali G da XCVR
B_CLK_I	Input	1-bit	Clock TX per u canali "B" da XCVR
B_CLK_LOCK	Input	1-bit	TX_CLK_STABLE per u canali B da XCVR
H_SYNC_I	Input	1-bit	Impulsu di sincronia horizontale
V_SYNC_I	Input	1-bit	Impulsu di sincronia verticale
DATA_R_I	Input	PIXELS_PER_CLK*8	Ingressu dati "R".

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Parametri HDMI TX è signali d'interfaccia

………..cuntinuà Signale Nome Direzzione Larghezza Descrizzione
DATA_G_I	Input	PIXELS_PER_CLK*8	Input dati "G".
DATA_B_I	Input	PIXELS_PER_CLK*8	Input dati "B".
TMDS_R_O	Output	PIXELS_PER_CLK*10	Dati codificati "R".
TMDS_G_O	Output	PIXELS_PER_CLK*10	Dati codificati "G".
TMDS_B_O	Output	PIXELS_PER_CLK*10	Dati codificati "B".

A tavula seguente lista i porti per l'interfaccia AXI4 Stream.

Table 3-5. Porti di input è output per l'interfaccia Stream AXI4

Nome di u portu	Tipu	Larghezza	Descrizzione
TDATA_I_VIDEO	Input	3 * g_BITS_PER_COMPONENT * g_PIXELS_PER_CLK	Input dati video
TVALID_I_VIDEO	Input	1-bit	Input video validu
TREADY_O_VIDEO	Output	1-bit	Segnale di prontu slave di uscita
TUSER_I_VIDEO	Input	4 bits	bit 0 = micca usatu bit 1 = VSYNC bit 2 = HSYNC bit 3 = micca usatu

A tavula seguente lista i porti per u modu YCbCr444 quandu u modu audio hè attivatu.

Table 3-6. Input è Output per Modu YCbCr444 è Modu Audio Abilitatu

Signal Name	Larghezza di direzzione		Descrizzione
SYS_CLK_I	Input	1-bit	Clock di u sistema, di solitu u listessu clock cum'è u controller di visualizazione
RESET_N_I	Input	1-bit	Segnale asincronu attivu-bassu reset
VIDEO_DATA_VALID_I Input		1-bit	Dati Video input validu
AUDIO_DATA_VALID_I Input		1-bit	Dati di pacchettu audio input validu
Y_CLK_I	Input	1-bit	Clock TX per u canali "Y" da XCVR
Y_CLK_LOCK	Input	1-bit	TX_CLK_STABLE per u canali Y da XCVR
Cb_CLK_I	Input	1-bit	Clock TX per u canali "Cb" da XCVR
Cb_CLK_LOCK	Input	1-bit	TX_CLK_STABLE per u canali Cb da XCVR
Cr_CLK_I	Input	1-bit	Clock TX per u canali "Cr" da XCVR
Cr_CLK_LOCK	Input	1-bit	TX_CLK_STABLE per u canali Cr da XCVR
H_SYNC_I	Input	1-bit	Impulsu di sincronia horizontale
V_SYNC_I	Input	1-bit	Impulsu di sincronia verticale
PACKET_HEADER_I	Input	PIXELS_PER_CLK*1	Intestazione di pacchettu per dati di pacchettu audio
DATA_Y_I	Input	PIXELS_PER_CLK*8	Input dati "Y".
DATA_Cb_I	Input	PIXELS_PER_CLK * DATA_WIDTH Input data "Cb".
DATA_Cr_I	Input	PIXELS_PER_CLK * DATA_WIDTH Input data "Cr".
AUX_DATA_Y_I	Input	PIXELS_PER_CLK*4	Pacchettu audio di dati di u canali "Y".
AUX_DATA_C_I	Input	PIXELS_PER_CLK*4	Pacchettu audio "C" dati di u canali
TMDS_R_O	Output	PIXELS_PER_CLK*10	Dati codificati "Cb".
TMDS_G_O	Output	PIXELS_PER_CLK*10	Dati codificati "Y".
TMDS_B_O	Output	PIXELS_PER_CLK*10	Dati codificati "Cr".

A tavula seguente lista i porti per u modu YCbCr422 quandu u modu audio hè attivatu.

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Parametri HDMI TX è signali d'interfaccia

Table 3-7. Input è Output per Modu YCbCr422 è Modu Audio Abilitatu

Signal Name	Larghezza di direzzione		Descrizzione
SYS_CLK_I	Input	1-bit	Clock di u sistema, di solitu u listessu clock cum'è u controller di visualizazione
RESET_N_I	Input	1-bit	Asynchronous Active - Low signal reset
VIDEO_DATA_VALID_I Input		1-bit	Dati Video input validu
LANE1_CLK_I	Input	1-bit	Clock TX per u canali "lane from XCVE lane 1" da XCVR
LANE1_CLK_LOCK	Input	1-bit	TX_CLK_STABLE per a corsia da XCVE corsia 1
LANE2_CLK_I	Input	1-bit	Clock TX per u canali "lane from XCVE lane 2" da XCVR
LANE2_CLK_LOCK	Input	1-bit	TX_CLK_STABLE per a corsia da XCVE corsia 2
LANE3_CLK_I	Input	1-bit	Clock TX per u canali "lane from XCVE lane 3" da XCVR
LANE3_CLK_LOCK	Input	1-bit	TX_CLK_STABLE per a corsia da XCVE corsia 3
H_SYNC_I	Input	1-bit	Impulsu di sincronia horizontale
V_SYNC_I	Input	1-bit	Impulsu di sincronia verticale
PACKET_HEADER_I	Input	PIXELS_PER_CLK*1	Intestazione di pacchettu per dati di pacchettu audio
DATA_Y_I	Input	PIXELS_PER_CLK * DATA_WIDTH Input data "Y".
DATA_C_I	Input	PIXELS_PER_CLK * DATA_WIDTH Input data "C".
AUX_DATA_Y_I	Input	PIXELS_PER_CLK*4	Pacchettu audio di dati di u canali "Y".
AUX_DATA_C_I	Input	PIXELS_PER_CLK*4	Pacchettu audio "C" dati di u canali
TMDS_R_O	Output	PIXELS_PER_CLK*10	Dati codificati "C".
TMDS_G_O	Output	PIXELS_PER_CLK*10	Dati codificati "Y".
TMDS_B_O	Output	PIXELS_PER_CLK*10	Dati codificati in relazione à l'infurmazioni di sincronia

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DS50003319C - 12

Registrate Mappa è Descrizioni

4. Registrate Mappa è Descrizioni (Fate una quistione)

Offset	Nome	Bit Pos.	7	6	5	4	3	2	1	0
0x00	SCRAMBLER_IP_EN	7: 0								START
		15: 8
		23: 16
		31: 24
0x04	XCVR_DATA_LANE_ 0_SEL	7: 0							START[1:0]
		15: 8
		23: 16
		31: 24

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DS50003319C - 13

Registrate Mappa è Descrizioni

4.1 SCRAMBLER_IP_EN (Fate una quistione)

Nom : SCRAMBLER_IP_EN

Offset: 0x000

Reset: 0x0

Pruprietà: Scrittura solu

Scrambler Enable Control Register. Stu registru deve esse scrittu per ottene Supportu 4kp60 per l'IP HDMI TX

Bit 31 30 29 28 27 26 25 24

Accessu

Resettate

Bit 23 22 21 20 19 18 17 16

Accessu

Resettate

Bit 15 14 13 12 11 10 9 8

Accessu

Resettate

Bit 7 6 5 4 3 2 1 0

START

Accessu W Reset 0

Bit 0 - START Scrittura "1" à stu bit inizia u trasferimentu di dati Scrambler hè attivatu. HDMI 2.0 impiega una forma di scrambling cunnisciuta cum'è codificazione 8b/10b. Stu schema di codificazione hè utilizatu per trasmette dati nantu à l'interfaccia HDMI in modu affidabile è efficiente.

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DS50003319C - 14

Registrate Mappa è Descrizioni

4.2 XCVR_DATA_LANE_0_SEL (Fate una quistione)

Nome: XCVR_DATA_LANE_0_SEL

Offset: 0x004

Reset: 0x1

Pruprietà: Scrittura solu

U registru XCVR_DATA_LANE_0_SEL selezziunà a data necessaria per trasfiriri à l'XCVR da HDMI TX IP per ottene u clock per Full HD, 4kp30, 4kp60.

Bit 31 30 29 28 27 26 25 24

Accessu

Resettate

Bit 23 22 21 20 19 18 17 16

Accessu

Resettate

Bit 15 14 13 12 11 10 9 8

Accessu

Resettate

Bit 7 6 5 4 3 2 1 0

START[1:0]

Accessu WW Reset 0 1

Bits 1: 0 - START[1:0] Scrive "10" à questu bit inizia 4KP60 hè attivatu è a data-rate XCVR hè datu cum'è FFFFF_00000.

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DS50003319C - 15

Simulazione di testbench

5. Simulazione di testbench (Fate una quistione)

Testbench hè furnitu per verificà a funziunalità di u core HDMI TX. Testbench funziona solu in l'interfaccia nativa cù 1 pixel per clock è modalità audio attivata.

A tavula seguente lista i paràmetri chì sò cunfigurati secondu l'applicazione.

Table 5-1. Parametru di cunfigurazione di Testbench

Nome	Parametri predeterminati
Formatu di culore (g_COLOR_FORMAT)	RGB
Bits per cumpunente (g_BITS_PER_COMPONENT)	8
Numero di Pixel (g_PIXELS_PER_CLK)	1
Supportu 4Kp60 (g_4K60_SUPPORT)	0
Modu Audio (g_AUX_CHANNEL_ENABLE)	1 (Attiva)
Interfaccia (G_FORMAT)	0 (Disattivà)

Per simulà u core cù u testbench, fate i seguenti passi:

1. In a finestra di Design Flow, espansione Crea Design.

2. Right-click Create SmartDesign Testbench, è dopu cliccate Run, cum'è mostra in a figura seguente. Figura 5-1. Creazione di SmartDesign Testbench

3. Inserite un nome per u testbench SmartDesign, è dopu cliccate OK.

Figura 5-2. Nominazione di SmartDesign Testbench

SmartDesign testbench hè creatu, è una tela appare à a diritta di u pannellu di Flussu di Design.

Guida d'usu

DS50003319C - 16

Simulazione di testbench

4. Navigate à Libero® Catalogu SoC, selezziunate View > Windows > Catalogu IP, è poi espansione Soluzioni Video. Doppiu cliccà HDMI TX IP (v5.2.0), è dopu cliccate OK.

5. In a finestra Parameter Configurator, selezziunate u valore di u numeru di Pixels necessariu, cum'è mostra in a figura seguente.

Figura 5-3. Configurazione di i Parametri

6. Selezziunà tutti i porti, cliccate right-cliccate è selezziunà Promote à Top Level.

7. In a toolbar SmartDesign, cliccate Generate Component.

8. In a tabulazione Stimulus Hierarchy, cliccate right-click HDMI_TX_TB testbench file, è dopu cliccate Simulate Pre-Synth Design > Open Interactively.

U ModelSim® strumentu apre cù u bancu di prova, cum'è mostra in a figura seguente. Figura 5-4. Strumentu ModelSim cù HDMI TX Testbench File

Impurtante: Se a simulazione hè interrotta per via di u limitu di tempu di esecuzione specificata in u DO file, aduprà u corre - tutti cumanda per compie a simulazione.

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DS50003319C - 17

Simulazione di testbench

5.1 Diagrammi di u tempu (Fate una quistione)

U seguente diagramma di tempu per HDMI TX IP mostra i dati video è i periodi di dati di cuntrollu per 1 pixel per clock.

Figura 5-5. Schema di timing IP HDMI TX di Dati Video per 1 Pixel Per Clock

U schema seguente mostra e quattru cumminazzioni di dati di cuntrollu.

Figura 5-6. Schema di timing IP HDMI TX di Dati di cuntrollu per 1 Pixel Per Clock

Guida d'usu

DS50003319C - 18

Integrazione di u sistema

6. Integrazione di u sistema (Fate una quistione)

Questa sezione mostra cum'èampa descrizzione di u disignu.

A tabella seguente elenca e cunfigurazioni di PF XCVR, PF TX PLL è PF CCC.

Table 6-1. Configurazioni PF XCVR, PF TX PLL è PF CCC

Risoluzione		Larghezza di bit PF XCVR Configurazione			Cunfigurazione PF TX PLL		PF CCC Configuration
Risoluzione		Dati TX Rate	TX Clock Divisione Fattore	TX PCS Tissu Larghezza	Desiratu Output Bit Clock	Riferimentu Clock Frequency	Input Frequency	Output Frequency
1PXL (1080p60) 8		1485	4	10	5940	148.5	NA	NA
1PXL (1080p30) 10		925	4	10	3700	148.5	92.5	74
	12	1113.75	4	10	4455	148.5	111.375	74.25
	16	1485	4	10	5940	148.5	148.5	74.25
4PXL (1080p60) 10		1860	4	40	7440	148.5	46.5	37.2
	12	2229	4	40	8916	148.5	55.725	37.15
	16	2970	2	40	5940	148.5	74.25	37.125
4PXL (4kp30)	8	2970	2	40	5940	148.5	NA	NA
	10	3712.5	2	40	7425	148.5	92.812	74.25
	12	4455	1	40	4455	148.5	111.375	74.25
	16	5940	1	40	5940	148.5	148.5	74.25
4PXL (4Kp60)	8	5940	1	40	5940	148.5	NA	NA

HDMI TX Sample Design, quandu cunfiguratu in g_BITS_PER_COMPONENT = 8-bit è

g_PIXELS_PER_CLK = 1 Modu PXL, hè mostratu in a figura seguente.

Figura 6-1. HDMI TX Sampu Design

HDMI_TX_C0_0

PF_INIT_MONITOR_C0_0

FABRIC_POR_N

PCIE_INIT_DONE

USRAM_INIT_DONE

SRAM_INIT_DONE

DEVICE_INIT_DONE

XCVR_INIT_DONE

USRAM_INIT_FROM_SNVM_DONE

USRAM_INIT_FROM_UPROM_DONE

USRAM_INIT_FROM_SPI_DONE

SRAM_INIT_FROM_SNVM_DONE

SRAM_INIT_FROM_UPROM_DONE

SRAM_INIT_FROM_SPI_DONE

AUTOCALIB_FATTO

PF_INIT_MONITOR_C0

CORERESET_PF_C0_0

CLK

EXT_RST_N

BANK_x_VDDI_STATUS

BANK_y_VDDI_STATUS

PLL_POWERDOWN_B

PLL_LOCK

FABRIC_RESET_N

SS_BUSY

INIT_FATTU

FF_US_RESTORE

FPGA_POR_N

CORERESET_PF_C0

Display_Controller_C0_0

FRAME_END_O

H_SYNC_O

RESETN_I

V_SYNC_O

SYS_CLK_I

V_ACTIVE_O

ENABLE_I

DATA_TRIGGER_O

H_RES_O[15:0]

V_RES_O[15:0]

Display_Controller_C0

pattern_generator_verilog_pattern_0

DATA_VALID_O

SYS_CLK_I

FRAME_END_O

RESET_N_I

LINE_END_O

DATA_EN_I

RED_O[7:0]

FRAME_END_I

GREEN_O[7:0]

PATTERN_SEL_I[2:0]

BLUE_O[7:0]

BAYER_O[7:0]

Test_Pattern_Generator_C1

PF_XCVR_REF_CLK_C0_0

RESET_N_I

SYS_CLK_I

VIDEO_DATA_VALID_I

R_CLK_I

R_CLK_LOCK

G_CLK_I

G_CLK_LOCK

TMDS_R_O[9:0]

B_CLK_I

TMDS_G_O[9:0]

B_CLK_LOCK

TMDS_B_O[9:0]

V_SYNC_I

XCVR_LANE_0_DATA_O[9:0]

H_SYNC_I

DATA_R_I[7:0]

DATA_G_I[7:0]

DATA_B_I[7:0]

HDMI_TX_C0

PF_TX_PLL_C0_0

PF_XCVR_ERM_C0_0

PADs_OUT

LANE3_TXD_N

CLKS_FROM_TXPLL_0

LANE3_TXD_P

LANE0_IN

LANE2_TXD_N

LANE0_PCS_ARST_N

LANE2_TXD_P

LANE0_PMA_ARST_N

LANE1_TXD_N

LANE0_TX_DATA[9:0]

LANE1_TXD_P

LANE1_IN

LANE0_TXD_N

LANE1_PCS_ARST_N

LANE0_TXD_P

LANE1_PMA_ARST_N

LANE0_OUT

LANE1_TX_DATA[9:0]

LANE0_TX_CLK_R

LANE2_IN

LANE0_TX_CLK_STABLE

LANE2_PCS_ARST_N

LANE1_OUT

LANE2_PMA_ARST_N

LANE1_TX_CLK_R

LANE2_TX_DATA[9:0]

LANE1_TX_CLK_STABLE

LANE3_IN

LANE2_OUT

LANE3_PCS_ARST_N

LANE2_TX_CLK_R

LANE3_PMA_ARST_N

LANE2_TX_CLK_STABLE

LANE3_TX_DATA[9:0] LANE3_OUTLANE3_TX_CLK_R

LANE3_TX_CLK_STABLE

PF_XCVR_ERM_C0

LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P

PATTERN_SEL_I[2:0] REF_CLK_PAD_P REF_CLK_PAD_N

REF_CLK_PAD_P

REF_CLK_PAD_NREF_CLK

REF_CLKPLL_LOCKCLKS_TO_XCVR

PF_XCVR_REF_CLK_C0

PF_TX_PLL_C0

Per Example, in cunfigurazioni 8-bit, i seguenti cumpunenti sò a parte di u disignu: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) hè cunfiguratu per a tarifa di dati di 1485 Mbps in modu PMA solu per TX, cù a larghezza di dati cunfigurata cum'è 10 bit per u modu 1pxl è Clock di riferimentu 148.5 MHz, basatu annantu à i paràmetri di a tabella precedente

• L'output LANE0_TX_CLK_R di PF_XCVR_ERM_C0_0 hè generatu cum'è clock 148.5 MHz, basatu annantu à i paràmetri di a tabella precedente.

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, è PF_INIT_MONITOR_C0) sò guidati da LANE0_TX_CLK_R, chì hè 148.5 MHz.

• R_CLK_I, G_CLK_I è B_CLK_I sò guidati da LANE3_TX_CLK_R, LANE2_TX_CLK_R, è LANE1_TX_CLK_R, rispettivamente

Guida d'usu

DS50003319C - 19

Integrazione di u sistema

Sampintegrazione di le per, g_BITS_PER_COMPONENT = 8 è g_PIXELS_PER_CLK = 4. Per Example, in cunfigurazioni 8-bit, i seguenti cumpunenti sò a parte di u disignu: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) hè cunfiguratu per a velocità di dati di 2970 Mbps in modu PMA per

TX solu, cù a larghezza di dati cunfigurata cum'è 40-bit per u modu 1pxl è u clock di riferimentu 148.5 MHz basatu annantu à i paràmetri di a tabella precedente

• L'output LANE0_TX_CLK_R di PF_XCVR_ERM_C0_0 hè generatu cum'è clock 74.25 MHz, basatu annantu à i paràmetri di a tabella precedente.

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, è PF_INIT_MONITOR_C0) sò guidati da LANE0_TX_CLK_R, chì hè 148.5 MHz.

• R_CLK_I, G_CLK_I è B_CLK_I sò guidati da LANE3_TX_CLK_R, LANE2_TX_CLK_R, è LANE1_TX_CLK_R, rispettivamente

HDMI TX Sample Design, quandu cunfiguratu in g_BITS_PER_COMPONENT = 12 Bit è g_PIXELS_PER_CLK = 1 PXL mode, mostra in a figura seguente.

Figura 6-2. HDMI TX Sampu Design

PF_XCVR_ERM_C0_0

PATTERN_SEL_I[2:0]

REF_CLK_PAD_P REF_CLK_PAD_N

PF_CCC_C1_0

REF_CLK_0 OUT0_FABCLK_0PLL_LOCK_0

PF_CCC_C1

PF_INIT_MONITOR_C0_0

CORERESET_PF_C0_0

CLK

EXT_RST_N

BANK_x_VDDI_STATUS

BANK_y_VDDI_STATUS

PLL_POWERDOWN_B

PLL_LOCK

FABRIC_RESET_N

SS_BUSY

INIT_FATTU

FF_US_RESTORE

FPGA_POR_N

CORERESET_PF_C0

Display_Controller_C0_0

FRAME_END_O

H_SYNC_O

RESETN_I

V_SYNC_O

SYS_CLK_I

V_ACTIVE_O

ENABLE_I

DATA_TRIGGER_O

H_RES_O[15:0]

V_RES_O[15:0]

Display_Controller_C0

pattern_generator_verilog_pattern_0

DATA_VALID_O

SYS_CLK_I

FRAME_END_O

RESET_N_I

LINE_END_O

DATA_EN_I

RED_O[7:0]

FRAME_END_I

GREEN_O[7:0]

PATTERN_SEL_I[2:0]

BLUE_O[7:0]

BAYER_O[7:0]

Test_Pattern_Generator_C0

PF_XCVR_REF_CLK_C0_0

REF_CLK_PAD_P

REF_CLK_PAD_NREF_CLK

PF_XCVR_REF_CLK_C0

HDMI_TX_0

RESET_N_I

SYS_CLK_I

VIDEO_DATA_VALID_I

R_CLK_I

R_CLK_LOCK

G_CLK_I

G_CLK_LOCK

TMDS_R_O[9:0]

B_CLK_I

TMDS_G_O[9:0]

B_CLK_LOCK

TMDS_B_O[9:0]

V_SYNC_I

XCVR_LANE_0_DATA_O[9:0]

H_SYNC_I

DATA_R_I[11:0]

DATA_R_I[11:4]

DATA_G_I[11:0]

DATA_G_I[11:4]

DATA_B_I[11:0]

DATA_B_I[11:4]

HDMI_TX_C0

PF_TX_PLL_C0_0

PADs_OUT

CLKS_FROM_TXPLL_0

LANE3_TXD_N

LANE0_IN

LANE3_TXD_P

LANE0_PCS_ARST_N

LANE2_TXD_N

LANE0_PMA_ARST_N

LANE2_TXD_P

LANE0_TX_DATA[9:0]

LANE1_TXD_N

LANE1_IN

LANE1_TXD_P

LANE1_PCS_ARST_N

LANE0_TXD_N

LANE1_PMA_ARST_N

LANE0_TXD_P

LANE1_TX_DATA[9:0]

LANE0_OUT

LANE2_IN

LANE1_OUT

LANE2_PCS_ARST_N

LANE1_TX_CLK_R

LANE2_PMA_ARST_N

LANE1_TX_CLK_STABLE

LANE2_TX_DATA[9:0] LANE2_OUTLANE3_IN

LANE2_TX_CLK_R

LANE3_PCS_ARST_N

LANE2_TX_CLK_STABLE

LANE3_PMA_ARST_N

LANE3_OUT

LANE3_TX_DATA[9:0]

LANE3_TX_CLK_R

LANE3_TX_CLK_STABLE

PF_XCVR_ERM_C0

LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P

FABRIC_POR_N

PCIE_INIT_DONE

USRAM_INIT_DONE

SRAM_INIT_DONE

DEVICE_INIT_DONE

XCVR_INIT_DONE

USRAM_INIT_FROM_SNVM_DONE

USRAM_INIT_FROM_UPROM_DONE

USRAM_INIT_FROM_SPI_DONE

SRAM_INIT_FROM_SNVM_DONE

SRAM_INIT_FROM_UPROM_DONE

SRAM_INIT_FROM_SPI_DONE

AUTOCALIB_FATTO

REF_CLKPLL_LOCKCLKS_TO_XCVR

PF_INIT_MONITOR_C0

PF_TX_PLL_C0

Sampl'integrazione di le per, g_BITS_PER_COMPONENT> 8 è g_PIXELS_PER_CLK = 1. Per Example, in cunfigurazioni 12-bit, i seguenti cumpunenti sò a parte di u disignu:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) hè cunfiguratu per a velocità di dati di 111.375 Mbps in modu PMA solu per TX, cù a larghezza di dati cunfigurata cum'è 10 bit per u modu 1pxl è 1113.75 Mbps clock di riferimentu, basatu annantu à Table 6-1 paràmetri

• L'output LANE1_TX_CLK_R di PF_XCVR_ERM_C0_0 hè generatu cum'è clock 111.375 MHz, basatu annantu à u Table 6-1 paràmetri

• R_CLK_I, G_CLK_I è B_CLK_I sò guidati da LANE3_TX_CLK_R, LANE2_TX_CLK_R, è LANE1_TX_CLK_R, rispettivamente

• PF_CCC_C0 genera un clock chjamatu OUT0_FABCLK_0, cù una freccia di 74.25 MHz, quandu u clock di input hè 111.375 MHz, chì hè guidatu da LANE1_TX_CLK_R

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, è PF_INIT_MONITOR_C0) hè guidatu da OUT0_FABCLK_0, chì hè 74.25 MHz.

Sampl'integrazione di le per, g_BITS_PER_COMPONENT> 8 è g_PIXELS_PER_CLK = 4. Per Example, in cunfigurazioni 12-bit, i seguenti cumpunenti sò a parte di u disignu:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) hè cunfiguratu per a velocità di dati di 4455 Mbps in u modu PMA per TX solu, cù a larghezza di dati cunfigurata cum'è 40 bit per u modu 4pxl è 111.375 MHz clock di riferimentu, basatu annantu à Table 6-1 paràmetri

• L'output LANE1_TX_CLK_R di PF_XCVR_ERM_C0_0 hè generatu cum'è clock 111.375 MHz, basatu annantu à u Table 6-1 paràmetri

Guida d'usu

DS50003319C - 20

Integrazione di u sistema

• R_CLK_I, G_CLK_I è B_CLK_I sò guidati da LANE3_TX_CLK_R, LANE2_TX_CLK_R, è LANE1_TX_CLK_R, rispettivamente

• PF_CCC_C0 genera un clock chjamatu OUT0_FABCLK_0, cù una freccia di 74.25 MHz, quandu u clock di input hè 111.375 MHz, chì hè guidatu da LANE1_TX_CLK_R

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, è PF_INIT_MONITOR_C0) hè guidatu da OUT0_FABCLK_0, chì hè 74.25 MHz.

Guida d'usu

DS50003319C - 21

Storia di rivisione

7. Storia di rivisione (Fate una quistione)

A storia di rivisione descrive i cambiamenti chì sò stati implementati in u documentu. I cambiamenti sò listati per rivisione, cuminciendu cù a publicazione più attuale.

Table 7-1. Storia di rivisione

Revisione	Data	Descrizzione
C	05/2024	Eccu a lista di i cambiamenti in a rivisione C di u documentu: • Updated Introduzione sezione • Sguassate e tavule d'utilizazione di risorse per un pixel è quattru pixel è aghjunte Tabella 2 è Tabella 3 in 1. Utilizazione di risorse sezione • Updated Table 3-1 in u 3.1. Parametri di cunfigurazione sezione • Aggiuntu Table 3-6 è Table 3-7 in u 3.2. Porti sezione • Aggiuntu 6. Integrazione di u sistema sezione
B		09/2022 Questa hè a lista di i cambiamenti in a rivisione B di u documentu: • Updated u cuntenutu di Features è Introduzione • Aggiuntu Figura 2-2 per u Modu Audio disabilitatu • Aggiuntu Table 3-4 è Table 3-5 • Updated u Table 3-2 è Table 3-3 • Updated Table 3-1 • Updated 1. Utilizazione di risorse • Updated Figura 1-1 • Updated Figura 5-3
A		04/2022 Questa hè a lista di i cambiamenti in a rivisione A di u documentu: • U documentu hè statu migratu à u mudellu Microchip • U numeru di documentu hè statu aghjurnatu à DS50003319 da 50200863
2.0	—	Eccu un riassuntu di i cambiamenti fatti in sta rivisione. • Added Features è rùbbriche Families Supported
1.0		08/2021 Revisione iniziale

Guida d'usu

DS50003319C - 22

Supportu Microchip FPGA

U gruppu di prudutti Microchip FPGA sustene i so prudutti cù diversi servizii di supportu, cumpresu u serviziu di u cliente, u centru di supportu tecnicu di u cliente, un websitu, è uffizii di vendita in u mondu. I clienti sò suggeriti à visità e risorse in linea di Microchip prima di cuntattà l'assistenza postu chì hè assai prubabile chì e so dumande sò digià rispostu.

Cuntattate u Centru di Assistenza Tecnica attraversu u websitu à www.microchip.com/support. Mencione u numeru di parte di u dispositivu FPGA, selezziunate a categuria di casu adatta è carica u disignu files mentre crea un casu di supportu tecnicu.

Cuntattate u Serviziu Clienti per un supportu di produttu micca tecnicu, cum'è u prezzu di u produttu, l'aghjurnamenti di u produttu, l'infurmazioni di l'aghjurnamentu, u statu di l'ordine è l'autorizazione.

• Da l'America di u Nordu, chjamate 800.262.1060

• Da u restu di u mondu, chjamate 650.318.4460

• Fax, da ogni locu in u mondu, 650.318.8044

Infurmazioni Microchip

U Microchip Websitu

Microchip furnisce supportu in linea via u nostru websitu à www.microchip.com/. Questu website hè usatu per fà files è l'infurmazioni facilmente dispunibili à i clienti. Alcune di u cuntenutu dispunibule include:

• Supportu di u produttu – Schede tecniche e errate, note d’applicazione e sampi prugrammi, risorse di cuncepimentu, guide d'utilizatori è documenti di supportu hardware, l'ultime versioni di u software è u software archiviatu

• Assistenza tecnica generale - Domande frequenti (FAQ), richieste di supportu tecnicu, gruppi di discussione in linea, lista di membri di u prugramma di partenarii di design Microchip

• Affari di Microchip - Selettore di prudutti è guide d'ordine, ultimi comunicati di stampa Microchip, lista di seminarii è avvenimenti, liste di uffizii di vendita di Microchip, distributori è rapprisentanti di fabbrica

Serviziu di Notificazione di Cambiamentu di Produttu

U serviziu di notificazione di cambiamentu di produttu di Microchip aiuta à mantene i clienti attuali nantu à i prudutti Microchip. L'abbonati riceveranu una notificazione per e-mail ogni volta chì ci sò cambiamenti, aghjurnamenti, rivisioni o errata in relazione à una famiglia di prudutti specifica o strumentu di sviluppu d'interessu.

Per registrà, andate à www.microchip.com/pcn è seguitate l'istruzzioni di registrazione. Assistenza Clienti

L'utilizatori di i prudutti Microchip ponu riceve assistenza attraversu parechji canali: • Distributore o Rappresentante

• Uffiziu di Vendita Locale

• Ingegnere di soluzioni integrate (ESE)

• Support Tecnicu

I clienti anu da cuntattà u so distributore, rappresentante o ESE per supportu. L'uffizii di vendita lucali sò ancu dispunibili per aiutà i clienti. Una lista di l'uffizii di vendita è i lochi hè inclusa in stu documentu.

U supportu tecnicu hè dispunibule attraversu u websitu à: www.microchip.com/support Funzione di prutezzione di codice di i dispositi Microchip

Nota i seguenti dettagli di a funzione di prutezzione di codice nantu à i prudutti Microchip:

Guida d'usu

DS50003319C - 23

• I prudutti Microchip scontranu i specificazioni cuntenuti in u so particulare Microchip Data Sheet.

• Microchip crede chì a so famiglia di prudutti hè sicura quandu s'utilice in u modu previstu, in e specificazioni operative, è in cundizioni normali.

• Microchip valori è aggressivu prutege i so diritti di pruprietà intellettuale. I tentativi di violazione di e funzioni di prutezzione di u codice di u produttu Microchip sò strettamente pruibiti è ponu violà a Digital Millennium Copyright Act.

• Nè Microchip nè un altru fabricatore di semiconductor pò guarantisci a sicurità di u so codice. A prutezzione di u codice ùn significa micca chì guarantimu chì u pruduttu hè "unbreakable". A prutezzione di u codice hè in constante evoluzione. Microchip hè impegnatu à migliurà continuamente e funzioni di prutezzione di codice di i nostri prudutti.

Avvisu Legale

Questa publicazione è l'infurmazioni quì ponu esse aduprate solu cù i prudutti Microchip, cumpresu per cuncepisce, pruvà è integrà i prudutti Microchip cù a vostra applicazione. L'usu di sta infurmazione in ogni altra manera viola questi termini. L'infurmazioni riguardanti l'applicazioni di u dispositivu sò furnite solu per a vostra comodità è ponu esse rimpiazzate da l'aghjurnamenti. Hè a vostra rispunsabilità per assicurà chì a vostra applicazione risponde à e vostre specificazioni. Cuntattate u vostru uffiziu di vendita Microchip locale per supportu supplementu o, uttene supportu supplementu à www.microchip.com/en-us/support/design-help/client-support-services.

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Marchi

U nome è u logu Microchip, u logu Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStyluuchs, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron è XMEGA sò marchi registrati di Microchip Technology Incorporated in i Stati Uniti è in altri paesi.

AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, Logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider è ZL sò marchi registrati di Microchip Technology Incorporated in i Stati Uniti.

Suppressione di chjave adiacente, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM, Dynamic.

Guida d'usu

DS50003319C - 24

Corrispondenza media, DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Programmazione Seriale In-Circuit, ICSP, INICnet, Parallelazione Intelligente, IntelliMOS, Connettività Inter-Chip, JitterBlocker, Knob-on-Display, MarginLink, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Tempu fiduciale, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect è ZENA sò marchi di Microchip Technology Incorporated in i Stati Uniti è in altri paesi.

SQTP hè una marca di serviziu di Microchip Technology Incorporated in i Stati Uniti

U logu Adaptec, Frequency on Demand, Silicon Storage Technology è Symmcom sò marchi registrati di Microchip Technology Inc. in altri paesi.

GestIC hè una marca registrata di Microchip Technology Germany II GmbH & Co. KG, una filiale di Microchip Technology Inc., in altri paesi.

Sistema di Gestione di Qualità

Per infurmazione nantu à i Sistemi di Gestione di Qualità di Microchip, visitate www.microchip.com/quality.

Guida d'usu

DS50003319C - 25

Vendite è serviziu in u mondu sanu

AMERICA ASIA / ASIA PACIFIC / EUROPA PACIFIC

Uffiziu Corporate

2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200

Fax: 480-792-7277

Assistenza tecnica:

www.microchip.com/support Web Indirizzu:

www.microchip.com

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Boston

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Detroit

Novi, MI

Tel: 248-848-4000

Houston, TX

Tel: 281-894-5983

Indianapolis

Noblesville, IN

Tel: 317-773-8323

Fax: 317-773-5453

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Los Angeles

Mission Viejo, CA

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Fax: 949-462-9608

Tel: 951-273-7800

Raleigh, NC

Tel: 919-844-7510

New York, NY

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San Jose, CA

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Australia - Sydney Tel: 61-2-9868-6733 Cina - Pechino

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Tel: 86-28-8665-5511 Cina - Chongqing Tel: 86-23-8980-9588 Cina - Dongguan Tel: 86-769-8702-9880 Cina - Guangzhou Tel: 86-20-8755-8029 Cina - Hangzhou Tel: 86-571-8792-8115 Cina - Hong Kong SAR Tel: 852-2943-5100 Cina - Nanjing

Tel: 86-25-8473-2460 Cina - Qingdao

Tel: 86-532-8502-7355 Cina - Shanghai

Tel: 86-21-3326-8000 Cina - Shenyang Tel: 86-24-2334-2829 Cina - Shenzhen Tel: 86-755-8864-2200 Cina - Suzhou

Tel: 86-186-6233-1526 Cina - Wuhan

Tel: 86-27-5980-5300 Cina - Xian

Tel: 86-29-8833-7252 Cina - Xiamen

Tel: 86-592-2388138 Cina - Zhuhai

Tel: 86-756-3210040

India - Bangalore

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India - New Delhi

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India - Pune

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Giappone - Osaka

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Giappone - Tokyo

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Corea - Daegu

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Malasia - Penang

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Filippine - Manila

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Singapore

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Taiwan - Hsin Chu

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Taiwan - Kaohsiung

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Tailanda - Bangkok

Tel: 66-2-694-1351

Vietnam - Ho Chi Minh

Tel: 84-28-5448-2100

Guida d'usu

Austria - Wels

Tel: 43-7242-2244-39

Fax: 43-7242-2244-393

Danimarca - Copenhague

Tel: 45-4485-5910

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Finlandia - Espoo

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Francia - Parigi

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Germania - Rosenheim

Tel: 49-8031-354-560

Israele - Hod Hasharon

Tel: 972-9-775-5100

Italia - Milan

Tel: 39-0331-742611

Fax: 39-0331-466781

Italia - Padova

Tel: 39-049-7625286

Paesi Bassi - Drunen

Tel: 31-416-690399

Fax: 31-416-690340

Norvegia - Trondheim

Tel: 47-72884388

Pulonia - Varsavia

Tel: 48-22-3325737

Romania - Bucarest

Tel: 40-21-407-87-50

Spagna - Madrid

Tel: 34-91-708-08-90

Fax: 34-91-708-08-91

Svezia - Gothenberg

Tel: 46-31-704-60-40

Svezia - Stoccolma

Tel: 46-8-5090-4654

UK - Wokingham

Tel: 44-118-921-5800

Fax: 44-118-921-5820

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Documenti / Risorse

MICROCHIP DS50003319C-13 Ethernet HDMI TX IP [pdfGuida di l'utente
DS50003319C - 13, DS50003319C - 2, DS50003319C - 3, DS50003319C-13 Ethernet HDMI TX IP, DS50003319C-13, Ethernet HDMI TX IP, HDMI TX IP, IP

Referenze

Manuale d'usu

DS50003319C-13 Ethernet HDMI TX IP

Guida d'utilizatore HDMI TX IP

Riassuntu

Features

Istruzzioni di stallazione

Guida d'usu

Utilizazione di risorse (Fate una quistione)

Tabella 3. Utilizazione di risorse per 4PXL

Guida d'usu

Configuratore IP HDMI TX

Figura 1-1. Configuratore IP HDMI TX

Implementazione di hardware

Modu formatu di culore RGB

Implementazione di hardware

Implementazione di hardware

Parametri HDMI TX è signali d'interfaccia

Table 3-3. Porti di input è output per l'interfaccia Stream AXI4

Table 3-4. Segnali di input è output

Parametri HDMI TX è signali d'interfaccia

Table 3-5. Porti di input è output per l'interfaccia Stream AXI4

Table 3-6. Input è Output per Modu YCbCr444 è Modu Audio Abilitatu

Parametri HDMI TX è signali d'interfaccia

Registrate Mappa è Descrizioni

Registrate Mappa è Descrizioni

4.1 SCRAMBLER_IP_EN (Fate una quistione)

Per simulà u core cù u testbench, fate i seguenti passi:

Simulazione di testbench

Integrazione di u sistema

Integrazione di u sistema

Integrazione di u sistema

Storia di rivisione

Table 7-1. Storia di rivisione

Supportu Microchip FPGA

Infurmazioni Microchip

U Microchip Websitu

Serviziu di Notificazione di Cambiamentu di Produttu

Avvisu Legale

Marchi

Documenti / Risorse

Referenze

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